JPH0654784B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0654784B2 JPH0654784B2 JP59119618A JP11961884A JPH0654784B2 JP H0654784 B2 JPH0654784 B2 JP H0654784B2 JP 59119618 A JP59119618 A JP 59119618A JP 11961884 A JP11961884 A JP 11961884A JP H0654784 B2 JPH0654784 B2 JP H0654784B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置、特に二次元状態に分布する高移
動度の電子及び正孔の流量を電界によって制御するコン
プリメンタリ電界効果トランジスタ用の半導体装置に関
する。
動度の電子及び正孔の流量を電界によって制御するコン
プリメンタリ電界効果トランジスタ用の半導体装置に関
する。
（従来の技術） 電子及び正孔の伝導を利用したGaAsコンプリメンタリ電
界効果トランジスタ（以下、電界効果トランジスタをFE
Tと称する）が文献（IEEE Electron Device Letters ED
L-5,［１］(1984)p.21）に開示されている。この従来の
GaAsコンプリメンタリFETの構造を第６図に断面図で示
す。第６図において、51は半絶縁性GaAs基板、Ｔ１及び
Ｔ２はこの基板51に作り込まれたｎチャンネルFET及び
ｐチャンネルFETである。52はSi3N4絶縁膜、53はドナー
イオンとしてSiイオンを注入したn+−GaAs領域、54はア
クセプタイオンとしてMgイオンを注入したp+−GaAs領
域、55はドナーイオンとしてSiイオンを注入したｎチャ
ンネル層となるｎ−GaAs層、56はアクセプタイオンとし
てMgイオンを注入したｐチャンネル層となるｐ−GaAs
層、57はｎチャンネルFETＴ１のソースとドレイン電極
となるAu・Geオーミック電極層、58はｐチャンネルFET
Ｔ２のソースとドレイン電極となるPt/Auオーミック電
極層、59はｎチャンネルFETＴ１のゲート電極となるPt/
Auオーミック電極層、60はｐチャンネルFETのゲート電
極となるAu・Geオーミック電極である。
界効果トランジスタ（以下、電界効果トランジスタをFE
Tと称する）が文献（IEEE Electron Device Letters ED
L-5,［１］(1984)p.21）に開示されている。この従来の
GaAsコンプリメンタリFETの構造を第６図に断面図で示
す。第６図において、51は半絶縁性GaAs基板、Ｔ１及び
Ｔ２はこの基板51に作り込まれたｎチャンネルFET及び
ｐチャンネルFETである。52はSi3N4絶縁膜、53はドナー
イオンとしてSiイオンを注入したn+−GaAs領域、54はア
クセプタイオンとしてMgイオンを注入したp+−GaAs領
域、55はドナーイオンとしてSiイオンを注入したｎチャ
ンネル層となるｎ−GaAs層、56はアクセプタイオンとし
てMgイオンを注入したｐチャンネル層となるｐ−GaAs
層、57はｎチャンネルFETＴ１のソースとドレイン電極
となるAu・Geオーミック電極層、58はｐチャンネルFET
Ｔ２のソースとドレイン電極となるPt/Auオーミック電
極層、59はｎチャンネルFETＴ１のゲート電極となるPt/
Auオーミック電極層、60はｐチャンネルFETのゲート電
極となるAu・Geオーミック電極である。
各FETＴ１びＴ２はコンプリメンタリFETを構成するよう
に図に示す構造の外部で電気的に接続されていて、ゲー
ト電極59及び60に印加されるバイアス電圧により制御さ
れて、一方のFETＴ１又はＴ２がオンとなる時、他方のF
ETＴ２又はＴ１がオフとなるように動作する。
に図に示す構造の外部で電気的に接続されていて、ゲー
ト電極59及び60に印加されるバイアス電圧により制御さ
れて、一方のFETＴ１又はＴ２がオンとなる時、他方のF
ETＴ２又はＴ１がオフとなるように動作する。
（発明が解決しようとする問題点） ところで、このような構造のｎチャンネルFETＴ１及び
ｐチャンネルFETＴ２は共通の一つの半絶縁性基板51に
ドナーイオンとアクセプタイオンを注入して電子と正孔
の導電層を形成し、エンハンスメントモードで動作する
構造となっている。しかしながら、ｎチャンネル層55及
びｐチャンネル層56をイオン注入によって形成している
ため、不純物散乱が大きくなり、そのため、電子及び正
孔の移動度が小さくなり、従って両FETＴ１及びＴ２を
コンプリメンタリFETとして組み合わせ作動させると、
ゲート当りの遅延時間が長くなり高速作動させることが
出来ないという欠点があった。
ｐチャンネルFETＴ２は共通の一つの半絶縁性基板51に
ドナーイオンとアクセプタイオンを注入して電子と正孔
の導電層を形成し、エンハンスメントモードで動作する
構造となっている。しかしながら、ｎチャンネル層55及
びｐチャンネル層56をイオン注入によって形成している
ため、不純物散乱が大きくなり、そのため、電子及び正
孔の移動度が小さくなり、従って両FETＴ１及びＴ２を
コンプリメンタリFETとして組み合わせ作動させると、
ゲート当りの遅延時間が長くなり高速作動させることが
出来ないという欠点があった。
この発明の目的は、低消費電力でしかも高速動作の可能
なコンプリメンタリFETとして組合わせて好適な、高移
動度の二次元電子及び正孔の流れを利用した二種類のFE
Tを具える半導体装置を提供することにある。
なコンプリメンタリFETとして組合わせて好適な、高移
動度の二次元電子及び正孔の流れを利用した二種類のFE
Tを具える半導体装置を提供することにある。
（問題点を解決するための手段） この発明の要点は、第一導電型及び第二導電型の変調ド
ーピング層を、同一基板上に積層した多層構造中に含ま
せ、蓄積された高移動度の二次元電子と正孔の流れをゲ
ートバイアス電圧により個別に制御出来るようにしたこ
とにある。
ーピング層を、同一基板上に積層した多層構造中に含ま
せ、蓄積された高移動度の二次元電子と正孔の流れをゲ
ートバイアス電圧により個別に制御出来るようにしたこ
とにある。
従って、この発明の半導体装置によれば、同一基板の上
側に形成された第一導電型チャンネル電界効果トランジ
スタと、第二導電型チャンネル電界効果トランジスタと
を具え、 該第一導電型チャンネル電界効果トランジスタは、電子
親和力が小さく、この電子親和力とエネルギーギャップ
との和が大きく及び第一導電型不純物が添加された第一
半導体層と、該第一半導体層の上側に設けられ、電子親
和力が大きく、この電子親和力とエネルギーギャップと
の和が小さく及び不純物無添加の第二半導体層と、該第
二半導体層上に設けられた第一ソース、ドレイン及びゲ
ート電極を具え、 前記第二導電型チャンネル電界効果トランジスタは、前
記第一半導体層と、前記第二半導体層と、該第二半導体
層上に設けられ、電子親和力が小さく、この電子親和力
とエネルギーギャップとの和が大きく及び第二導電型不
純物が添加された第三半導体層と、該第三半導体層の上
側に設けらた第二ソース、ドレイン及びゲート電極を具
え、 前記第二半導体層はポテンシャルの量子井戸を形成し、
該量子井戸は第一及び第二導電型キャリアを分離して蓄
積し、該第一及び第二導電型キャリアで前記第一及び第
二導電型チャンネル電界効果トランジスタのチャンネル
をそれぞれ形成する構造となっている。
側に形成された第一導電型チャンネル電界効果トランジ
スタと、第二導電型チャンネル電界効果トランジスタと
を具え、 該第一導電型チャンネル電界効果トランジスタは、電子
親和力が小さく、この電子親和力とエネルギーギャップ
との和が大きく及び第一導電型不純物が添加された第一
半導体層と、該第一半導体層の上側に設けられ、電子親
和力が大きく、この電子親和力とエネルギーギャップと
の和が小さく及び不純物無添加の第二半導体層と、該第
二半導体層上に設けられた第一ソース、ドレイン及びゲ
ート電極を具え、 前記第二導電型チャンネル電界効果トランジスタは、前
記第一半導体層と、前記第二半導体層と、該第二半導体
層上に設けられ、電子親和力が小さく、この電子親和力
とエネルギーギャップとの和が大きく及び第二導電型不
純物が添加された第三半導体層と、該第三半導体層の上
側に設けらた第二ソース、ドレイン及びゲート電極を具
え、 前記第二半導体層はポテンシャルの量子井戸を形成し、
該量子井戸は第一及び第二導電型キャリアを分離して蓄
積し、該第一及び第二導電型キャリアで前記第一及び第
二導電型チャンネル電界効果トランジスタのチャンネル
をそれぞれ形成する構造となっている。
（作用） このような構成によれば、第一導電型チャンネル電界効
果トランジスタの第一半導体層及び第二導電型チャンネ
ル電界効果トランジスタの第三半導体層がそれぞれ変調
ドーピング層となっていて、かつ、第一導及び第二導電
型チャンネル電界効果トランジスタの第二半導体層が不
純物の少ない層であって量子井戸を形成しているので、
この量子井戸に高移動度の第一及び第二導電型キャリア
を分離して蓄積出来るため、大きな相互コンダクタンス
ｇｍを得る。
果トランジスタの第一半導体層及び第二導電型チャンネ
ル電界効果トランジスタの第三半導体層がそれぞれ変調
ドーピング層となっていて、かつ、第一導及び第二導電
型チャンネル電界効果トランジスタの第二半導体層が不
純物の少ない層であって量子井戸を形成しているので、
この量子井戸に高移動度の第一及び第二導電型キャリア
を分離して蓄積出来るため、大きな相互コンダクタンス
ｇｍを得る。
また、このように第二半導体層が両導電型キャリアの共
通量子井戸となるように設けているので、半導体装置の
構造が全体的に簡単となり、製造工程が簡単となる。
通量子井戸となるように設けているので、半導体装置の
構造が全体的に簡単となり、製造工程が簡単となる。
さらに、第一導電型チャンネル電界効果トランジスタ及
び第二導電型チャンネル電界効果トランジスタが同一基
板の上側に設けられているので、両トランジスタをコン
プリメンタリ電界効果トランジスタとして組み合わせた
場合、超低消費電力で、高速動作のコンプリメンタリ電
界効果トランジスタを得ることが出来、従って、この半
導体装置は超大規模集積回路に利用することが出来る。
び第二導電型チャンネル電界効果トランジスタが同一基
板の上側に設けられているので、両トランジスタをコン
プリメンタリ電界効果トランジスタとして組み合わせた
場合、超低消費電力で、高速動作のコンプリメンタリ電
界効果トランジスタを得ることが出来、従って、この半
導体装置は超大規模集積回路に利用することが出来る。
（実施例） 以下、図面を参照して、この発明の実施例を説明する。
構造の説明 第１図(A)及び(B)はこの発明の半導体装置を構成する第
二導電型及び第一導電型チャンネル電界効果トランジス
タＴ２及びＴ１をそれぞれ示す略線的断面図であり、こ
れらトランジスタＴ１及びＴ２は基板１としての半絶縁
性GaAs基板及びその上側に積層させた不純物無添加（以
下アンドープと称する）層２としての約1000Åの厚さの
アンドープAl0.3Ga0.7As層から成る共通の下地層３上に
設けられている。
二導電型及び第一導電型チャンネル電界効果トランジス
タＴ２及びＴ１をそれぞれ示す略線的断面図であり、こ
れらトランジスタＴ１及びＴ２は基板１としての半絶縁
性GaAs基板及びその上側に積層させた不純物無添加（以
下アンドープと称する）層２としての約1000Åの厚さの
アンドープAl0.3Ga0.7As層から成る共通の下地層３上に
設けられている。
この実施例では第一導電型をｎ型とし、第二導電型をｐ
型とする。従って、第１図(A)はｐチャンネルFETＴ２を
示し、第１図(B)はｎチャンネルFETＴ１をそれぞれ示
す。
型とする。従って、第１図(A)はｐチャンネルFETＴ２を
示し、第１図(B)はｎチャンネルFETＴ１をそれぞれ示
す。
第１図(A)及び(B)において、４は電子親和力が小さく、
この電子親和力とエネルギーギャップとの和が大きく、
かつ、第一導電型の不純物が添加された第一半導体層
で、従って、この場合には、Siが３×1018cm-3程度添加
されている厚さが約２００Åのn+−Al0.3Ga0.7As層であ
る。５はこの層４上に積層した第一スペーサ層であり、
例えば、厚さ約60ÅのアンドープAl0.3Ga0.7As層であ
る。６はこの第一スペーサ層５上に積層した、例えば、
電子親和力が大きく、この電子親和力とエネルギーギャ
ップとの和が小さく及びアンドープの第二半導体層であ
るアンドープGaAs層でその厚さを約700Åとする。７は
この層６上に積層させた第二スペーサ層であり、例え
ば、約60Åの厚さのアンドープAl0.3Ga0.7As層とする。
この電子親和力とエネルギーギャップとの和が大きく、
かつ、第一導電型の不純物が添加された第一半導体層
で、従って、この場合には、Siが３×1018cm-3程度添加
されている厚さが約２００Åのn+−Al0.3Ga0.7As層であ
る。５はこの層４上に積層した第一スペーサ層であり、
例えば、厚さ約60ÅのアンドープAl0.3Ga0.7As層であ
る。６はこの第一スペーサ層５上に積層した、例えば、
電子親和力が大きく、この電子親和力とエネルギーギャ
ップとの和が小さく及びアンドープの第二半導体層であ
るアンドープGaAs層でその厚さを約700Åとする。７は
この層６上に積層させた第二スペーサ層であり、例え
ば、約60Åの厚さのアンドープAl0.3Ga0.7As層とする。
８はこの層７上に積層された、例えば、電子親和力が小
さく、この電子親和力とエネルギーギャップとの和が大
きく、かつ、第二導電型不純物が添加された第三半導体
層であり、従って、この場合にはBeを３×1018cm-3程度
添加した約400Åの厚さのp+−Al0.3Ga0.7As層とする。
さく、この電子親和力とエネルギーギャップとの和が大
きく、かつ、第二導電型不純物が添加された第三半導体
層であり、従って、この場合にはBeを３×1018cm-3程度
添加した約400Åの厚さのp+−Al0.3Ga0.7As層とする。
９はこの第二半導体層が形成する量子井戸中に蓄積され
る第二導電型のキャリアでこの場合には二次元正孔ガス
である。この二次元正孔ガスはアンドープGaAs層６中の
アンドープAl0.3Ga0.7As層７との接合界面に蓄積され
る。
る第二導電型のキャリアでこの場合には二次元正孔ガス
である。この二次元正孔ガスはアンドープGaAs層６中の
アンドープAl0.3Ga0.7As層７との接合界面に蓄積され
る。
さらに、10はこのp+−Al0.3Ga0.7As層８上に設けたコン
タクト層である。このコンタクト層10を、例えば、Beを
３×1018cm-3程度添加した約500Åの厚さのp+−GaAs層
とし、このコンタクト層10によって、ソース及びゲート
間、及び、ドレイン及びゲート間の寄生抵抗を小さく出
来ると共に、オーミック電極の接触抵抗を小さくするこ
とが出来る。さらに、11及び12は第二ソース電極及び第
二ドレイン電極であって、例えば、下側のｐ型のコンタ
クト層10とオーミック接触を形成するAuBe電極層からな
る。13は第二ゲート電極で、例えば、下側の第三半導体
層８であるp+−Al0.3Ga0.7As層と接合を形成するための
Al電極層からなる。そして、14は第二導電型不純物を添
加した第二高不純物濃度領域で、例えば、AuBeを第二ソ
ース電極11及び第二ドレイン電極12のそれぞれの下側の
第二半導体層６に達するように拡散させたp+−領域であ
る。
タクト層である。このコンタクト層10を、例えば、Beを
３×1018cm-3程度添加した約500Åの厚さのp+−GaAs層
とし、このコンタクト層10によって、ソース及びゲート
間、及び、ドレイン及びゲート間の寄生抵抗を小さく出
来ると共に、オーミック電極の接触抵抗を小さくするこ
とが出来る。さらに、11及び12は第二ソース電極及び第
二ドレイン電極であって、例えば、下側のｐ型のコンタ
クト層10とオーミック接触を形成するAuBe電極層からな
る。13は第二ゲート電極で、例えば、下側の第三半導体
層８であるp+−Al0.3Ga0.7As層と接合を形成するための
Al電極層からなる。そして、14は第二導電型不純物を添
加した第二高不純物濃度領域で、例えば、AuBeを第二ソ
ース電極11及び第二ドレイン電極12のそれぞれの下側の
第二半導体層６に達するように拡散させたp+−領域であ
る。
このような各構成成分４〜14が第二導電型チャンネルFE
TＴ２を形成している（第１図(A)）。
TＴ２を形成している（第１図(A)）。
さらに、第１図(B)に示すように、15は第一ソース電極
及び16は第一ドレイン電極であり、これらはともに、例
えば、下側の第二半導体層６とオーミックとなるAuGe電
極層であり、17は第二ゲート電極と同様な第一ゲート電
極である。18は第一導電型の不純物が添加された第一高
不純物濃度領域で、この場合、AuGeを第二ソース電極15
及び第二ドレイン電極16のそれぞれの下側の第一半導体
層４に達するように拡散形成させたn+−領域である。さ
らに、この場合には、第二スペーサ層７と第三半導体層
８は第二ゲート電極の下側にしか設けられていないの
で、第二半導体層６のアンドープGaAs層中の、アンドー
プAl0.3Ga0.7As層５との接合界面に第一導電型のキャリ
ア19である二次元電子ガスが蓄積される。
及び16は第一ドレイン電極であり、これらはともに、例
えば、下側の第二半導体層６とオーミックとなるAuGe電
極層であり、17は第二ゲート電極と同様な第一ゲート電
極である。18は第一導電型の不純物が添加された第一高
不純物濃度領域で、この場合、AuGeを第二ソース電極15
及び第二ドレイン電極16のそれぞれの下側の第一半導体
層４に達するように拡散形成させたn+−領域である。さ
らに、この場合には、第二スペーサ層７と第三半導体層
８は第二ゲート電極の下側にしか設けられていないの
で、第二半導体層６のアンドープGaAs層中の、アンドー
プAl0.3Ga0.7As層５との接合界面に第一導電型のキャリ
ア19である二次元電子ガスが蓄積される。
そして構成成分４〜６及び15〜19が第一導電型チャンネ
ルFETＴ１を形成する。この場合第二ゲート電極の下側
に層７及び８を残したのは、しきい値電圧制御と密接に
関係するゲート部のエッチング量を少なくし、この構造
の半導体装置の加工を簡単にするためである。
ルFETＴ１を形成する。この場合第二ゲート電極の下側
に層７及び８を残したのは、しきい値電圧制御と密接に
関係するゲート部のエッチング量を少なくし、この構造
の半導体装置の加工を簡単にするためである。
エネルギーバンド構造の説明 第２図(A)及び(B)は上述した構造のｐチャンネルFETＴ
２及びｎチャンネルFETＴ１のエネルギーバンド構造を
それぞれ示す線図である。図中20はフェルミレベルを示
し、その他の領域は第１図(A)及び(B)に示した各層及び
その他の対応する番号を付して示す。
２及びｎチャンネルFETＴ１のエネルギーバンド構造を
それぞれ示す線図である。図中20はフェルミレベルを示
し、その他の領域は第１図(A)及び(B)に示した各層及び
その他の対応する番号を付して示す。
第２図(A)に示すエネルギーバンド構造では、n+及びp+
−Al0.3Ga0.7As層４及び８が変調ドーピング層となり、
かつ、アンドープGaAs層６がポテンシャルの量子井戸と
なっている。従って、このp+−Al0.3Ga0.7As層８内の正
孔がアンドープのGaAs層６内に拡散して二次元正孔ガス
９として蓄積されている。従って、第二ソース電極11及
び第二ドレイン電極12によって、アンドープGaAs層６の
界面に平行な方向に電界を掛けると、これら二次元正孔
ガスは高移動度で伝導する。
−Al0.3Ga0.7As層４及び８が変調ドーピング層となり、
かつ、アンドープGaAs層６がポテンシャルの量子井戸と
なっている。従って、このp+−Al0.3Ga0.7As層８内の正
孔がアンドープのGaAs層６内に拡散して二次元正孔ガス
９として蓄積されている。従って、第二ソース電極11及
び第二ドレイン電極12によって、アンドープGaAs層６の
界面に平行な方向に電界を掛けると、これら二次元正孔
ガスは高移動度で伝導する。
尚、この場合、第二半導体層６の第一スペーサ層５との
接合界面に二次元電子ガスが蓄積されるとしても、第二
ソース電極及びドレイン電極11及び12の下側がp+−領域
14であるので、これら電子ガスは伝導に寄与しない。
接合界面に二次元電子ガスが蓄積されるとしても、第二
ソース電極及びドレイン電極11及び12の下側がp+−領域
14であるので、これら電子ガスは伝導に寄与しない。
第２図(B)に示すｎチャンネルFETＴ１のバンド構造で
は、n+−Al0.3Ga0.7As層４が変調ドーピング層であり、
n+−Al0.3Ga0.7As層４内の電子がアンドープのGaAs層６
内に拡散して二次元電子ガス19として蓄積されている。
従って、第一ソース電極15及び第一ドレイン電極16によ
って、アンドープGaAs層６の界面に平行な方向に電界を
掛けると、これら二次元電子ガスは高移動度で伝導す
る。
は、n+−Al0.3Ga0.7As層４が変調ドーピング層であり、
n+−Al0.3Ga0.7As層４内の電子がアンドープのGaAs層６
内に拡散して二次元電子ガス19として蓄積されている。
従って、第一ソース電極15及び第一ドレイン電極16によ
って、アンドープGaAs層６の界面に平行な方向に電界を
掛けると、これら二次元電子ガスは高移動度で伝導す
る。
動作説明 ｐチャンネルFETＴ２の第二ゲート電極13に負のバイア
ス電圧を印加すると、第３図(A)に示すように、アンド
ープGaAs層６、アンドープのAl0.3Ga0.7As層７及びp+−
Al0.3Ga0.7As層８のエネルギーレベルが上側へとシフト
してGaAs層６中の、アンドープのAl0.3Ga0.7As層７との
接合界面側に二次元正孔ガス９が誘起される。従って、
このGaAs層６の形成した量子井戸に二次元正孔ガス９が
層７側の接合界面に分布して蓄積されｐチャンネルとな
る。そして、この二次元正孔ガス９はゲートバイアス電
圧の印加時にも層８の電位障壁が高いので、第二ゲート
電極13へ流出することがない。
ス電圧を印加すると、第３図(A)に示すように、アンド
ープGaAs層６、アンドープのAl0.3Ga0.7As層７及びp+−
Al0.3Ga0.7As層８のエネルギーレベルが上側へとシフト
してGaAs層６中の、アンドープのAl0.3Ga0.7As層７との
接合界面側に二次元正孔ガス９が誘起される。従って、
このGaAs層６の形成した量子井戸に二次元正孔ガス９が
層７側の接合界面に分布して蓄積されｐチャンネルとな
る。そして、この二次元正孔ガス９はゲートバイアス電
圧の印加時にも層８の電位障壁が高いので、第二ゲート
電極13へ流出することがない。
同様に、ｎチャンネルFETＴ１の第一ゲート電極17に正
のバイアス電圧を印加すると、第３図(B)に示すよう
に、アンドープGaAs層６、アンドープのAl0.3Ga0.7As層
７及びp+−Al0.3Ga0.7As層８のエネルギーレベルが下側
へとシフトしてGaAs層６中の、アンドープのAl0.3Ga0.7
As層５との接合界面側に二次元電子ガス19が誘起され、
従って、このGaAs層６の形成した量子井戸に二次元電子
ガス19が層５側の接合界面に分布して蓄積されｎチャン
ネルとなる。そして、この二次元電子ガス19はゲートバ
イアス電圧の印加時にも層８の電位障壁が高いので、第
二ゲート電極17に流出することがない。
のバイアス電圧を印加すると、第３図(B)に示すよう
に、アンドープGaAs層６、アンドープのAl0.3Ga0.7As層
７及びp+−Al0.3Ga0.7As層８のエネルギーレベルが下側
へとシフトしてGaAs層６中の、アンドープのAl0.3Ga0.7
As層５との接合界面側に二次元電子ガス19が誘起され、
従って、このGaAs層６の形成した量子井戸に二次元電子
ガス19が層５側の接合界面に分布して蓄積されｎチャン
ネルとなる。そして、この二次元電子ガス19はゲートバ
イアス電圧の印加時にも層８の電位障壁が高いので、第
二ゲート電極17に流出することがない。
第４図(A)及び(B)は、この発明の他の実施例を説明する
ための第一導電型チャンネルFETＴ１の構造及びエネル
ギバンド構造を示す線図である。この実施例では、第一
ゲート電極17を第二半導体層６であるアンドープGaAs層
に直接設けた構造となっている。この場合にも、前述の
実施例の場合と同様に、このGaAs層６の形成した量子井
戸に二次元電子ガス19が層５側の接合界面に分布して蓄
積されｎチャンネルとなる。そして、この二次元電子ガ
ス19はゲートバイアス電圧の印加時にも層８の電位障壁
が高いので、第二ゲート電極17に流出することがない。
ための第一導電型チャンネルFETＴ１の構造及びエネル
ギバンド構造を示す線図である。この実施例では、第一
ゲート電極17を第二半導体層６であるアンドープGaAs層
に直接設けた構造となっている。この場合にも、前述の
実施例の場合と同様に、このGaAs層６の形成した量子井
戸に二次元電子ガス19が層５側の接合界面に分布して蓄
積されｎチャンネルとなる。そして、この二次元電子ガ
ス19はゲートバイアス電圧の印加時にも層８の電位障壁
が高いので、第二ゲート電極17に流出することがない。
第５図(A)及び(B)はこの発明のさらに他の実施例を説明
するためのエネルギーバンド構造を示す線図である。
するためのエネルギーバンド構造を示す線図である。
この実施例では、第一半導体層４をBe不純物を添加して
p+−Al0.3Ga0.7As層とし、第一導電型のキャリア19を二
次元正孔ガスとし、第三半導体層８をSi不純物を添加し
てn+−Al0.3Ga0.7As層とし、コンタクト層10をn+−GaAs
層とし、第二ソース及びドレイン電極11及び12をAuGeの
オーミック電極で形成し、第二高不純物濃度領域14をAu
Geの拡散によるn+−領域とし、さらに、第一ソース及び
ドレイン電極15及び16をAuBe電極層で形成し、そして、
第一高不純物濃度領域18をAuBeの拡散によるp+−領域と
した構造の半導体装置のｎチャンネルFETＴ１及びｐチ
ャンネルFETＴ２のエネルギーバンド構造をそれぞれ示
している。この構造の場合でも前述の実施例の場合と同
様に動作する。
p+−Al0.3Ga0.7As層とし、第一導電型のキャリア19を二
次元正孔ガスとし、第三半導体層８をSi不純物を添加し
てn+−Al0.3Ga0.7As層とし、コンタクト層10をn+−GaAs
層とし、第二ソース及びドレイン電極11及び12をAuGeの
オーミック電極で形成し、第二高不純物濃度領域14をAu
Geの拡散によるn+−領域とし、さらに、第一ソース及び
ドレイン電極15及び16をAuBe電極層で形成し、そして、
第一高不純物濃度領域18をAuBeの拡散によるp+−領域と
した構造の半導体装置のｎチャンネルFETＴ１及びｐチ
ャンネルFETＴ２のエネルギーバンド構造をそれぞれ示
している。この構造の場合でも前述の実施例の場合と同
様に動作する。
尚、上述の各実施例の構造に60Å程度の厚さの第一及び
第二スペーサ層５及び７を積層させてあるが、これらス
ペーサ層５及び７は、第二半導体層６に蓄積された高移
動度の二次元電子又は正孔がこれらの層５及び７に平行
に伝導する際、第一半導体層４と、第三半導体層８内に
それぞれ形成されたSiドナーイオン及びBeアクセプター
イオンによって、クーロン散乱を受けて正孔又は電子の
移動度が低下するのを回避する働きをする。しかしなが
ら、これらスペーサ層５及び７は必ずしも必要な層では
ない。
第二スペーサ層５及び７を積層させてあるが、これらス
ペーサ層５及び７は、第二半導体層６に蓄積された高移
動度の二次元電子又は正孔がこれらの層５及び７に平行
に伝導する際、第一半導体層４と、第三半導体層８内に
それぞれ形成されたSiドナーイオン及びBeアクセプター
イオンによって、クーロン散乱を受けて正孔又は電子の
移動度が低下するのを回避する働きをする。しかしなが
ら、これらスペーサ層５及び７は必ずしも必要な層では
ない。
この発明の半導体装置は上述したGaAs及びAl0.3Ga0.7As
層の組み合わせを変えても実現出来る。例えば、In0.53
Ga0.47As/InPとかGa0.47In0.53As/Al0.48In0.52Asを使
用することも出来る。この場合、GaAsをIn0.53Ga0.47As
で、Al0.3Ga0.7AsをInPで置換し、或いは、GaAsをGa
0.47In0.53Asで、Al0.3Ga0.7AsをAl0.48In0.52Asで置換
すれば良い。
層の組み合わせを変えても実現出来る。例えば、In0.53
Ga0.47As/InPとかGa0.47In0.53As/Al0.48In0.52Asを使
用することも出来る。この場合、GaAsをIn0.53Ga0.47As
で、Al0.3Ga0.7AsをInPで置換し、或いは、GaAsをGa
0.47In0.53Asで、Al0.3Ga0.7AsをAl0.48In0.52Asで置換
すれば良い。
（発明の効果） 上述した説明から明らかなように、この発明の半導体装
置によれば、第一導電型チャンネル電界効果トランジス
タの第一半導体層及び第二導電型チャンネル電界効果ト
ランジスタの第三半導体層がそれぞれ変調ドーピング層
となっていて、かつ、第一及び第二導電型チャンネル電
界効果トランジスタの第二半導体層が不純物の少ない層
であって量子井戸を形成しているので、この量子井戸に
高移動度の第一及び第二導電型キャリアを分離して蓄積
出来るため、大きな相互コンダクタンスｇｍを得る。
置によれば、第一導電型チャンネル電界効果トランジス
タの第一半導体層及び第二導電型チャンネル電界効果ト
ランジスタの第三半導体層がそれぞれ変調ドーピング層
となっていて、かつ、第一及び第二導電型チャンネル電
界効果トランジスタの第二半導体層が不純物の少ない層
であって量子井戸を形成しているので、この量子井戸に
高移動度の第一及び第二導電型キャリアを分離して蓄積
出来るため、大きな相互コンダクタンスｇｍを得る。
また、このように第二半導体層が両導電型キャリアの共
通量子井戸となるように設けているので、半導体装置の
構造が全体的に簡単となり、製造工程が簡単となる。
通量子井戸となるように設けているので、半導体装置の
構造が全体的に簡単となり、製造工程が簡単となる。
さらに、第一導電型チャンネル電界効果トランジスタ及
び第二導電型チャンネル電界効果トランジスタが同一基
板の上側に設けられているので、両トランジスタをコン
プリメンタリ電界効果トランジスタとして組み合わせた
場合、超低消費電力で、高速動作のコンプリメンタリ電
界効果トランジスタを得ることが出来、従って、この半
導体装置は超大規模集積回路に利用することが出来る。
び第二導電型チャンネル電界効果トランジスタが同一基
板の上側に設けられているので、両トランジスタをコン
プリメンタリ電界効果トランジスタとして組み合わせた
場合、超低消費電力で、高速動作のコンプリメンタリ電
界効果トランジスタを得ることが出来、従って、この半
導体装置は超大規模集積回路に利用することが出来る。
第１図(A)及び(B)はこの発明の半導体装置の一実施例を
説明するための略線的断面図、 第２図(A)及び(B)、及び、第３図(A)及び(B)は第１図の
構造の半導体装置の説明に供するエネルギーバンド構造
を示す線図、 第４図(A)及び(B)はこの発明の半導体装置の他の実施例
を説明するための略線的断面図及びエネルギーバンド構
造を示す線図である。 第５図(A)及び(B)はこの発明の他の実施例を説明するた
めのエネルギーバンド構造を示す線図、 第６図は従来の半導体装置を説明するための断面図であ
る。 Ｔ１……第一導電型チャンネル電界効果トランジスタ Ｔ２……第二導電型チャンネル電界効果トランジスタ １……基板、２……不純物無添加層 ３……下地層、４……第一半導体層 ５……第一スペーサ層、６……第二半導体層 ７……第二スペーサ層、８……第三半導体層 ９……第二導電型のキャリア 10……コンタクト層 11……第二ソース電極、12……第二ドレイン電極 13……第二ゲート電極 14……第二高不純物濃度領域 15……第一ソース電極、16……第一ドレイン電極 17……第一ゲート電極、18……第一高不純物濃度領域 19……第一導電型のキャリア 20……フェルミレベル。
説明するための略線的断面図、 第２図(A)及び(B)、及び、第３図(A)及び(B)は第１図の
構造の半導体装置の説明に供するエネルギーバンド構造
を示す線図、 第４図(A)及び(B)はこの発明の半導体装置の他の実施例
を説明するための略線的断面図及びエネルギーバンド構
造を示す線図である。 第５図(A)及び(B)はこの発明の他の実施例を説明するた
めのエネルギーバンド構造を示す線図、 第６図は従来の半導体装置を説明するための断面図であ
る。 Ｔ１……第一導電型チャンネル電界効果トランジスタ Ｔ２……第二導電型チャンネル電界効果トランジスタ １……基板、２……不純物無添加層 ３……下地層、４……第一半導体層 ５……第一スペーサ層、６……第二半導体層 ７……第二スペーサ層、８……第三半導体層 ９……第二導電型のキャリア 10……コンタクト層 11……第二ソース電極、12……第二ドレイン電極 13……第二ゲート電極 14……第二高不純物濃度領域 15……第一ソース電極、16……第一ドレイン電極 17……第一ゲート電極、18……第一高不純物濃度領域 19……第一導電型のキャリア 20……フェルミレベル。
Claims (5)
- 【請求項１】同一基板の上側に形成された第一導電型チ
ャンネル電界効果トランジスタと、第二導電型チャンネ
ル電界効果トランジスタとを具え、 該第一導電型チャンネル電界効果トランジスタは、電子
親和力が小さく、この電子親和力とエネルギーギャップ
との和が大きく及び第一導電型不純物が添加された第一
半導体層と、該第一半導体層の上側に設けられ、電子親
和力が大きく、この電子親和力とエネルギーギャップと
の和が小さく及び不純物無添加の第二半導体層と、該第
二半導体層上に設けられた第一ソース、ドレイン及びゲ
ート電極を具え、 前記第二導電型チャンネル電界効果トランジスタは、前
記第一半導体層と、前記第二半導体層と、該第二半導体
層上に設けられ、電子親和力が小さく、この電子親和力
とエネルギーギャップとの和が大きく及び第二導電型不
純物が添加された第三半導体層と、該第三半導体層の上
側に設けらた第二ソース、ドレイン及びゲート電極を具
え、 前記第二半導体層はポテンシャルの量子井戸を形成し、
該量子井戸は第一及び第二導電型キャリアを分離して蓄
積し、該第一及び第二導電型キャリアで前記第一及び第
二導電型チャンネル電界効果トランジスタのチャンネル
をそれぞれ形成する ことを特徴とする半導体装置。 - 【請求項２】第一導電型をｎ導電型とし、第二導電型を
ｐ導電型としたことを特徴とする特許請求の範囲第１項
記載の半導体装置。 - 【請求項３】第一導電型をｐ導電型とし、第二導電型を
ｎ導電型としたことを特徴とする特許請求の範囲第１項
記載の半導体装置。 - 【請求項４】第一半導体層と第三半導体層とを同一材料
で形成したことを特徴とする特許請求の範囲第１項記載
の半導体装置。 - 【請求項５】第一半導体層上に第一スペーサ層を介して
第二半導体層を設け、第二半導体層上に第二スペーサ層
を介して第三半導体層を設けたことを特徴とする特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59119618A JPH0654784B2 (ja) | 1984-06-11 | 1984-06-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59119618A JPH0654784B2 (ja) | 1984-06-11 | 1984-06-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60263472A JPS60263472A (ja) | 1985-12-26 |
| JPH0654784B2 true JPH0654784B2 (ja) | 1994-07-20 |
Family
ID=14765882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59119618A Expired - Lifetime JPH0654784B2 (ja) | 1984-06-11 | 1984-06-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654784B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2189345A (en) * | 1986-04-16 | 1987-10-21 | Philips Electronic Associated | High mobility p channel semi conductor devices |
| JPH0783108B2 (ja) * | 1986-07-25 | 1995-09-06 | 株式会社日立製作所 | 半導体装置 |
| JP3135939B2 (ja) * | 1991-06-20 | 2001-02-19 | 富士通株式会社 | Ｈｅｍｔ型半導体装置 |
| US5410160A (en) * | 1992-06-08 | 1995-04-25 | Motorola, Inc. | Interband tunneling field effect transistor |
| US5412224A (en) * | 1992-06-08 | 1995-05-02 | Motorola, Inc. | Field effect transistor with non-linear transfer characteristic |
-
1984
- 1984-06-11 JP JP59119618A patent/JPH0654784B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60263472A (ja) | 1985-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |