JPH0783111B2 - 超高速半導体装置 - Google Patents
超高速半導体装置Info
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- JPH0783111B2 JPH0783111B2 JP61238493A JP23849386A JPH0783111B2 JP H0783111 B2 JPH0783111 B2 JP H0783111B2 JP 61238493 A JP61238493 A JP 61238493A JP 23849386 A JP23849386 A JP 23849386A JP H0783111 B2 JPH0783111 B2 JP H0783111B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は超高速半導体装置、特に半導体超薄膜構造によ
る共鳴トンネル効果を利用した電界効果トランジスタ
（FET）を基本構成とする超高速半導体装置に関わる。
る共鳴トンネル効果を利用した電界効果トランジスタ
（FET）を基本構成とする超高速半導体装置に関わる。
本発明は、電荷蓄積層と量子井戸チャンネル層と、これ
ら間に配され、これら間に共鳴トンネル効果を生ぜしめ
得る厚さの中間電位障壁層とが配された半導体超薄膜構
造を有して成り、電荷蓄積層と量子井戸チャンネルとに
第１及び第２の電極を設け、電荷蓄積層上にゲート部を
設けて成るものであり、共鳴トンネル効果の利用によっ
て高速FET動作をなさしめるものである。
ら間に配され、これら間に共鳴トンネル効果を生ぜしめ
得る厚さの中間電位障壁層とが配された半導体超薄膜構
造を有して成り、電荷蓄積層と量子井戸チャンネルとに
第１及び第２の電極を設け、電荷蓄積層上にゲート部を
設けて成るものであり、共鳴トンネル効果の利用によっ
て高速FET動作をなさしめるものである。
近時益々高速動作によるFETの実用化の要求が高まって
いる。
いる。
通常一般のFET、例えばショットキーゲート型のFET、接
合ゲート型FET等における動作速度は、そのゲート容
量、ソース抵抗、ないしはチャンネル抵抗の積で決まっ
てしまうものである。つまり、この種のFETでは、ゲー
ト電位の変化によってゲート容量を変化させ、これに応
じたキャリア例えば電子の、ソース抵抗ないしはチャン
ネル抵抗を通じての充放電動作であることから、その動
作速度は、ゲート容量とチャンネル抵抗とによって決ま
る。したがってその動作速度はチャンネル長に依存す
る。このチャンネル長は、通常その製造技術、すなわち
ゲート加工精度上の制約から0.5μｍ前後となることか
ら、キャリアの走行時間の短縮化、すなわち高速動作に
は実際上、制約があり、充分な高速性が得られない。
合ゲート型FET等における動作速度は、そのゲート容
量、ソース抵抗、ないしはチャンネル抵抗の積で決まっ
てしまうものである。つまり、この種のFETでは、ゲー
ト電位の変化によってゲート容量を変化させ、これに応
じたキャリア例えば電子の、ソース抵抗ないしはチャン
ネル抵抗を通じての充放電動作であることから、その動
作速度は、ゲート容量とチャンネル抵抗とによって決ま
る。したがってその動作速度はチャンネル長に依存す
る。このチャンネル長は、通常その製造技術、すなわち
ゲート加工精度上の制約から0.5μｍ前後となることか
ら、キャリアの走行時間の短縮化、すなわち高速動作に
は実際上、制約があり、充分な高速性が得られない。
本発明は、上述したゲート加工精度によるキャリア走行
距離の制約の問題の解決をはかる。
距離の制約の問題の解決をはかる。
本発明においては、半導体超薄膜構造を採り、キャリア
の走行時間を、キャリアが電位障壁層を共鳴トンネルす
るに要する時間のみでほぼ設定する構造を採る。
の走行時間を、キャリアが電位障壁層を共鳴トンネルす
るに要する時間のみでほぼ設定する構造を採る。
すなわち、本発明においては、第１図に示すように、電
荷蓄積層（１）と、量子井戸チャンネル層（２）と、こ
れら電荷蓄積層（１）及び量子井戸チャンネル層（２）
間に介在される中間電位障壁層（３）とを有する半導体
超薄膜構造を有して成る。
荷蓄積層（１）と、量子井戸チャンネル層（２）と、こ
れら電荷蓄積層（１）及び量子井戸チャンネル層（２）
間に介在される中間電位障壁層（３）とを有する半導体
超薄膜構造を有して成る。
電荷蓄積層（１）には第１の電極（４）すなわちソース
電極がオーミックに被着され、量子井戸チャンネル層
（２）には第２の電極（５）すなわちドレイン電極がオ
ーミックに被着される。
電極がオーミックに被着され、量子井戸チャンネル層
（２）には第２の電極（５）すなわちドレイン電極がオ
ーミックに被着される。
また、電荷蓄積層（１）にゲート部（６）例えばショッ
トキーゲートを、第１及び第２の電極（４）及び（５）
間に相当する部分上に形成する。
トキーゲートを、第１及び第２の電極（４）及び（５）
間に相当する部分上に形成する。
中間電位障壁層（３）の厚さLBは、第１の電極（４）、
第２の電極（５）、及びゲート部（６）への印加電圧の
選定によって電荷蓄積層（１）と量子井戸チャンネル層
（２）との間にそれぞれの電子の波動関数の重なりによ
って共鳴トンネル電流を生ぜしめ得る厚さ具体的にはLB
300Åの、例えば25Å〜50Åとする。図において、S,D
及びＧは、ソース、ドレイン及びゲートの各端子を示
す。
第２の電極（５）、及びゲート部（６）への印加電圧の
選定によって電荷蓄積層（１）と量子井戸チャンネル層
（２）との間にそれぞれの電子の波動関数の重なりによ
って共鳴トンネル電流を生ぜしめ得る厚さ具体的にはLB
300Åの、例えば25Å〜50Åとする。図において、S,D
及びＧは、ソース、ドレイン及びゲートの各端子を示
す。
本発明構成では、ソース及びドレインＳ及びＤ間に所要
の電圧VDSを印加し、且つゲートＧに所要の電圧を印加
させることによって電荷蓄積層（１）からの電荷を電子
井戸チャンネル層（２）に、ゲート部（６）下における
中間電位障壁層（３）の厚さLBを貫通する共鳴トンネル
作用によって移動させるものであり、このようにしたこ
とによって電荷の走行時間は、電荷が極薄の中間電位障
壁層（３）をほぼトンネルするに要するだけの極めて短
い時間となる。
の電圧VDSを印加し、且つゲートＧに所要の電圧を印加
させることによって電荷蓄積層（１）からの電荷を電子
井戸チャンネル層（２）に、ゲート部（６）下における
中間電位障壁層（３）の厚さLBを貫通する共鳴トンネル
作用によって移動させるものであり、このようにしたこ
とによって電荷の走行時間は、電荷が極薄の中間電位障
壁層（３）をほぼトンネルするに要するだけの極めて短
い時間となる。
更に第１図を参照して本発明の一実施例を説明する。こ
の例においては、信号キャリアが電子でり、第２図Ａ〜
Ｃにその伝導帯底部のバンドモデル図を示すように、２
つの量子井戸W1及びW2を有する構造とした場合である。
つまり一方の量子井戸W1は、量子井戸チャンネル層
（２）によるものであり、他方の量子井戸W2は電荷蓄積
層（１）によるものである。
の例においては、信号キャリアが電子でり、第２図Ａ〜
Ｃにその伝導帯底部のバンドモデル図を示すように、２
つの量子井戸W1及びW2を有する構造とした場合である。
つまり一方の量子井戸W1は、量子井戸チャンネル層
（２）によるものであり、他方の量子井戸W2は電荷蓄積
層（１）によるものである。
この場合例えば半絶縁性のGaAs単結晶基板（11）を設
け、これの一主面上に分子線エピタキシー法いわゆるMB
E（Molecular Beam Epitaxy）法、或いは有機金属気
相成長法いわゆるMOCVD（Metalorganic Chemical Vap
or Deposition）法によって順次連続的に下層電位障壁
層（７）と、量子井戸チャンネル層（２）と、共鳴トン
ネル作用の生じ得る中間電位障壁層（３）と電荷蓄積層
（１）と、上層電位障壁層（８）とをエピタキシャル成
長させる。
け、これの一主面上に分子線エピタキシー法いわゆるMB
E（Molecular Beam Epitaxy）法、或いは有機金属気
相成長法いわゆるMOCVD（Metalorganic Chemical Vap
or Deposition）法によって順次連続的に下層電位障壁
層（７）と、量子井戸チャンネル層（２）と、共鳴トン
ネル作用の生じ得る中間電位障壁層（３）と電荷蓄積層
（１）と、上層電位障壁層（８）とをエピタキシャル成
長させる。
量子井戸チャンネル層（２）と電荷蓄積層（１）は例え
ばｎ型GaAsより成り電位障壁層（７），（３）及び
（８）はノンドープのAl GaAsにより構成する。すなわ
ち電位障壁層（７），（３）及び（８）は電荷蓄積層
（１）及び量子井戸チャンネル層（２）に比べてそのバ
ンドギャップが大で伝導帯の底のレベルが高い半導体層
によって構成する。
ばｎ型GaAsより成り電位障壁層（７），（３）及び
（８）はノンドープのAl GaAsにより構成する。すなわ
ち電位障壁層（７），（３）及び（８）は電荷蓄積層
（１）及び量子井戸チャンネル層（２）に比べてそのバ
ンドギャップが大で伝導帯の底のレベルが高い半導体層
によって構成する。
電荷蓄積層（１）及び量子井戸チャンネル層（２）とこ
れら間の中間電位障壁層（３）の厚さは、各量子井戸の
電子の閉じ込めを行うことができ、しかも各部に所要の
電圧を外部から印加したときに共鳴トンネル作用が生じ
得る各厚さ、例えば中間電位障壁層（３）においては30
0Å以下とし、各層（１）〜（３）の厚さは25Å〜50Å
に選定し得る。
れら間の中間電位障壁層（３）の厚さは、各量子井戸の
電子の閉じ込めを行うことができ、しかも各部に所要の
電圧を外部から印加したときに共鳴トンネル作用が生じ
得る各厚さ、例えば中間電位障壁層（３）においては30
0Å以下とし、各層（１）〜（３）の厚さは25Å〜50Å
に選定し得る。
また、電荷蓄積層（１）の不純物濃度は例えば1018cm-3
オーダーに選定すれば良い。
オーダーに選定すれば良い。
上層の電位障壁層（８）上には、これに対してショット
キー接合を形成するショットキー金属の例えばAl又はAu
より成るゲート電極（９）を被着してゲート部（６）を
構成する。そして、このゲート部を挟んでその一側に、
電荷蓄積層（１）に至る深さにアロイした第１の電極、
すなわちソース電極（４）を設け、他側に、電位障壁層
（８）と電荷蓄積層（１）の各一部をエッチング除去し
て量子井戸チャンネル層（２）に第２の電極、すなわち
ドレイン電極（５）を設ける。
キー接合を形成するショットキー金属の例えばAl又はAu
より成るゲート電極（９）を被着してゲート部（６）を
構成する。そして、このゲート部を挟んでその一側に、
電荷蓄積層（１）に至る深さにアロイした第１の電極、
すなわちソース電極（４）を設け、他側に、電位障壁層
（８）と電荷蓄積層（１）の各一部をエッチング除去し
て量子井戸チャンネル層（２）に第２の電極、すなわち
ドレイン電極（５）を設ける。
このような構成によれば、ソースＳ及びドレインＤ間に
所要の電圧VDSを与えた状態で、ゲートＧに所要の付の
電圧を印加することによって電荷蓄積層（１）から、中
間電位障壁層（３）を横切る共鳴トンネル作用によるチ
ャンネル部（13）を生ぜしめ得て量子井戸チャンネル層
（２）へと向わせることができ、ソースＳ及びドレイン
Ｄ間のオン動作を行うことができることになる。これに
ついて、第２図Ａ〜Ｃのバンドモデル図を参照して説明
する。この図において、EG、及びE1,E2‥‥は、量子井
戸チャンネル層（２）及び電荷蓄積層（１）による各量
子井戸W1及びW2における電子の基底準位、及びｎ＝1,2
‥‥の各エネルギー準位を示す。第２図Ａは、各端子S,
D及びＧに外部から電位を印加しない状態を示し、この
時両量子井戸間、すなわち中間電位障壁（３）には共鳴
トンネルが生じないで、各井戸に電子（キャリア）が局
在するようになされている。この構成においてドレイン
ＤにソースＳに対し正の電圧を印加すると、中間電位障
壁層（３）にはポテンシャルの傾きが生じるが、このソ
ースＳ及びドレインＤ間の電圧VDSは、ゲートＧに例え
ば外部電圧を印加しないオフ電圧状態で、第２図Ｂにそ
のバンドモデル図を示すように、依然として電位障壁
（３）に共鳴トンネル作用が生じない状態にあるように
選定される。そして、この電圧VDSに選定した状態で、
ゲートＧに所要の負のオン電圧を印加することによっ
て、第２図Ｃにそのバンドモデル図を示すように、ゲー
ト電極下部のみの電荷蓄積層（１）の量子井戸W2におけ
る基底レベルEGが量子井戸チャンネル層（２）における
量子井戸W1の量子準位の例えばE1と重なり、同図Ｃに破
線で示す結合及び反結合状態の共鳴準位が生じ、両量子
井戸W2及びW1間には矢印ａで示すように電位障壁層
（３）を突き貫ける電子の移動、すなわち共鳴トンネル
電流が発生し、ソースＳ及びドレインＤ間はオン状態と
なる。このトンネル電流の発生はスパイク状に生じるの
で、そのオン・オフ動作は極めて早く、fT＝1000GHzに
も達し得る。
所要の電圧VDSを与えた状態で、ゲートＧに所要の付の
電圧を印加することによって電荷蓄積層（１）から、中
間電位障壁層（３）を横切る共鳴トンネル作用によるチ
ャンネル部（13）を生ぜしめ得て量子井戸チャンネル層
（２）へと向わせることができ、ソースＳ及びドレイン
Ｄ間のオン動作を行うことができることになる。これに
ついて、第２図Ａ〜Ｃのバンドモデル図を参照して説明
する。この図において、EG、及びE1,E2‥‥は、量子井
戸チャンネル層（２）及び電荷蓄積層（１）による各量
子井戸W1及びW2における電子の基底準位、及びｎ＝1,2
‥‥の各エネルギー準位を示す。第２図Ａは、各端子S,
D及びＧに外部から電位を印加しない状態を示し、この
時両量子井戸間、すなわち中間電位障壁（３）には共鳴
トンネルが生じないで、各井戸に電子（キャリア）が局
在するようになされている。この構成においてドレイン
ＤにソースＳに対し正の電圧を印加すると、中間電位障
壁層（３）にはポテンシャルの傾きが生じるが、このソ
ースＳ及びドレインＤ間の電圧VDSは、ゲートＧに例え
ば外部電圧を印加しないオフ電圧状態で、第２図Ｂにそ
のバンドモデル図を示すように、依然として電位障壁
（３）に共鳴トンネル作用が生じない状態にあるように
選定される。そして、この電圧VDSに選定した状態で、
ゲートＧに所要の負のオン電圧を印加することによっ
て、第２図Ｃにそのバンドモデル図を示すように、ゲー
ト電極下部のみの電荷蓄積層（１）の量子井戸W2におけ
る基底レベルEGが量子井戸チャンネル層（２）における
量子井戸W1の量子準位の例えばE1と重なり、同図Ｃに破
線で示す結合及び反結合状態の共鳴準位が生じ、両量子
井戸W2及びW1間には矢印ａで示すように電位障壁層
（３）を突き貫ける電子の移動、すなわち共鳴トンネル
電流が発生し、ソースＳ及びドレインＤ間はオン状態と
なる。このトンネル電流の発生はスパイク状に生じるの
で、そのオン・オフ動作は極めて早く、fT＝1000GHzに
も達し得る。
またこの時のトンネル電荷は、電荷蓄積層（１）の不純
物濃度を1018cm-3オーダーとすれば、1017cm-3オーダー
で良い。
物濃度を1018cm-3オーダーとすれば、1017cm-3オーダー
で良い。
このように本発明装置によれば、ソースＳ及びドレイン
Ｄ間の電圧VDSを所要の電圧に選定することにより、ゲ
ートＧへの微小電圧でオン・オフ動作を超高速をもって
行うことができる。
Ｄ間の電圧VDSを所要の電圧に選定することにより、ゲ
ートＧへの微小電圧でオン・オフ動作を超高速をもって
行うことができる。
尚、上述の例では、２つの量子井戸W1及びW2を有する構
成とした場合であるが、量子井戸チャンネル層（２）に
よる井戸W1のみを有し、電荷蓄積層（１）は、電荷の供
給を行うことのできる比較的高不純物濃度の層とし、こ
れに例えばショットキーゲートによるゲート部（６）を
設けた構成とすることもできる。
成とした場合であるが、量子井戸チャンネル層（２）に
よる井戸W1のみを有し、電荷蓄積層（１）は、電荷の供
給を行うことのできる比較的高不純物濃度の層とし、こ
れに例えばショットキーゲートによるゲート部（６）を
設けた構成とすることもできる。
また、上述した例は移動キャリアが電子である場合につ
いて説明したがホールを移動キャリアとする場合に適用
することもでき、この場合においては各部の導電型を前
述とは逆に選定すれば良い。
いて説明したがホールを移動キャリアとする場合に適用
することもでき、この場合においては各部の導電型を前
述とは逆に選定すれば良い。
また上述した例では極薄半導体構造をGaAsとAl GaAsと
の組合せ構造とした場合でもあるが、InAsとAlGaSbとの
組合せ構造とすることもできる。
の組合せ構造とした場合でもあるが、InAsとAlGaSbとの
組合せ構造とすることもできる。
また、上述した例に限らず、量子井戸チャンネル層
（２）を複数個配列した構造とすることもできるなど種
々の変型構造を採ることができる。
（２）を複数個配列した構造とすることもできるなど種
々の変型構造を採ることができる。
上述したように本発明装置においては、キャリアの移動
が、超薄膜半導体構造における共鳴トンネル現像を利用
したゲート部、すなわち制御電極を有するFET構成とし
たので、従前の各種FETに比し格段に超高速動作が可能
となるものである。
が、超薄膜半導体構造における共鳴トンネル現像を利用
したゲート部、すなわち制御電極を有するFET構成とし
たので、従前の各種FETに比し格段に超高速動作が可能
となるものである。
第１図は本発明による超高速半導体装置の一例の略線的
拡大断面図、第２図Ａ〜Ｃは本発明装置の動作の説明に
供するバンドモデル図である。 （１）は電荷蓄積層、（２）は量子井戸チャンネル層、
（３）は電位障壁層、（４）及び（５）は第１及び第２
の電極、（６）はゲート部である。
拡大断面図、第２図Ａ〜Ｃは本発明装置の動作の説明に
供するバンドモデル図である。 （１）は電荷蓄積層、（２）は量子井戸チャンネル層、
（３）は電位障壁層、（４）及び（５）は第１及び第２
の電極、（６）はゲート部である。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (1)
- 【請求項１】（ａ） 電荷蓄積層と、 （ｂ） 量子井戸チャンネル層と、 （ｃ） 上記電荷蓄積層と、上記量子井戸チャンネル層
との間に介在する中間電位障壁層とを有する半導体超薄
膜構造を有し、 （ｄ） 上記電荷蓄積層に第１の電極が設けられ、 （ｅ） 上記量子井戸チャンネル層に第２の電極が設け
られ、 （ｆ） 上記電荷蓄積層の、上記第１の電極と上記第２
の電極との間に相当する位置にゲート部が設けられ、 （ｇ） 上記中間電位障壁層の厚さは、上記第１の電
極、第２の電極、及びゲート部への印加電圧の選定によ
って上記電荷蓄積層と上記量子井戸チャンネル層との間
に波動関数の重なりによって共鳴トンネル電流を生ぜし
め得る厚さに選定されて成ることを特徴とする超高速半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238493A JPH0783111B2 (ja) | 1986-10-07 | 1986-10-07 | 超高速半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238493A JPH0783111B2 (ja) | 1986-10-07 | 1986-10-07 | 超高速半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6393160A JPS6393160A (ja) | 1988-04-23 |
| JPH0783111B2 true JPH0783111B2 (ja) | 1995-09-06 |
Family
ID=17031067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61238493A Expired - Fee Related JPH0783111B2 (ja) | 1986-10-07 | 1986-10-07 | 超高速半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783111B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843492B1 (ko) * | 2004-05-31 | 2008-07-04 | 인터내셔널 비지네스 머신즈 코포레이션 | 양자 디바이스, 양자 논리 디바이스, 양자 논리 디바이스의구동 방법 및 양자 논리 디바이스에 의한 논리 회로 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414274A (en) * | 1993-07-26 | 1995-05-09 | Motorola, Inc. | Quantum multifunction transistor with gated tunneling region |
| US5416040A (en) * | 1993-11-15 | 1995-05-16 | Texas Instruments Incorporated | Method of making an integrated field effect transistor and resonant tunneling diode |
| JP2687907B2 (ja) * | 1994-12-28 | 1997-12-08 | 日本電気株式会社 | トンネルトランジスタの製造方法 |
-
1986
- 1986-10-07 JP JP61238493A patent/JPH0783111B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843492B1 (ko) * | 2004-05-31 | 2008-07-04 | 인터내셔널 비지네스 머신즈 코포레이션 | 양자 디바이스, 양자 논리 디바이스, 양자 논리 디바이스의구동 방법 및 양자 논리 디바이스에 의한 논리 회로 |
| US7956348B2 (en) | 2004-05-31 | 2011-06-07 | International Business Machines Corporation | Complementary logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6393160A (ja) | 1988-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |