JPH0783226B2

JPH0783226B2 - ディジタル信号処理装置

Info

Publication number: JPH0783226B2
Application number: JP1098125A
Authority: JP
Inventors: 美昭田中
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1989-04-18
Filing date: 1989-04-18
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPH02277309A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は例えばPCMオーディオ信号等のディジタルオー
ディオ信号をリミッタ処理、あるいはコンプレッサ処理
する場合に用いて好適なディジタル信号処理装置に関す
る。

〔従来の技術〕

従来オーディオ信号はアナログ的に記録再生されていた
が、近年コンパクトディスク、８ミリVTR、Ｒ−DATとい
った装置が普及し、これらの装置においてはオーディオ
信号がディジタル的に記録再生されるので、より高品質
の音を楽しむことができるようになってきた。

〔発明が解決しようとする課題〕

しかしながらこれらの装置においても、オーディオ信号
を例えばリミッタ処理したり、コンプレッサ処理する場
合、これをアナログ的に行っていた。従って信号が劣化
し、ディジタル的に信号を記録再生するといった本来の
機能が損なわれる欠点があった。

そこで本発明はディジタル的に信号処理するようにし、
もって信号の劣化を防止するものである。

〔課題を解決するための手段〕

本発明は、入力信号のレベルを検出するレベル検出手段
と、検出されたレベルを所定の基準レベルと比較する比
較手段と、入力信号のレベルが所定の基準レベルより大
きいとき両レベルの差を変数とする所定の多項式を演算
する演算手段と、入力信号の極性を判別する判別手段
と、この判別手段の出力に応じて入力信号と演算手段の
出力とを加算又は減算する加減算手段と、この加減算手
段の出力に上記所定の基準レベルに関連した利得係数を
乗じる乗算手段を備えたディジタル信号処理装置を提供
するものである。

〔作用〕

入力信号xiのレベルLiが基準レベルLthより大きいと
き、両者の差に関する累乗関数等の多項式、例えば式ｋ
（Li−Lth）^ｎが演算される。ここにｋは所定の係数、
ｎは１を超える整数である。この演算値が入力信号xiよ
り減算され（xi−ｋ（Li−Lth）^ｎ）、出力される。入
力信号xiのレベルLiが基準レベルLthより小さいとき、
例えば入力信号xiはそのまま出力される。

従って入力信号をディジタル的にリミッタ処理、又はコ
ンプレッサ処理することができ、信号劣化のおそれが少
なくなる。

〔実施例〕

第２図は本発明のディジタル信号処理装置を応用したオ
ーディオ信号処理装置のブロック図である。

端子11より入力されたディジタル信号は受信部12におい
て例えばNRZ信号に復調される。所謂セルフクロック方
式の場合、受信部12は受信データからクロック成分を抽
出し、PLL回路13に供給する。PLL回路13はこの入力され
たクロックに同期して連続するクロックパルスを生成
し、受信部12に供給する。PLL回路13はこのクロックパ
ルスに同期して復調を行い、復調したデータをディジタ
ルシグナルプロセッサ（DSP）14L₁、14R₁の入力端子a₁
に供給する（この実施例の場合他の入力端子a₂は使用さ
れていない）。DSP14L₁は左右ステレオ信号のうち左チ
ャンネルのオーディオ信号を、DSP14R₁は右チャンネル
のオーディオ信号を、例えばFIRディジタルフィルタを
演算することにより各々イコライザ処理し、端子ｂ、ｃ
より出力する。

DSP14L₁と14R₁の出力端子ｂより出力されたデータは、D
SP14L₂と14R₂の入力端子a₁に各々供給され、DSP14L₁と1
4R₁の出力端子ｃより出力されたデータは、DSP14R₂と14
L₂の入力端子a₂に各々供給される。DSP14L₂と14R₂は、
各々左右チャンネルの信号をリミッタ処理又はコンプレ
ッサ処理して出力端子ｃより出力する。これらのDSP14L
₂、14R₂より出力されたデータは送信部20に入力され、
再び伝送に適した所定のフォーマットに変調（例えばバ
イフェイズ変調）され、端子21より図示せぬ回路（例え
ばディジタルアンプ）にシリアルに出力される。

受信部12はDSP14L₁乃至14R₂と送信部20に、処理に必要
なシステムクロックXCLK、同期信号SYNC等を供給する。

操作部15は複数の押釦スイッチ（図示せず）を有してお
り、所望のイコライザ特性やリミッタ特性、あるいはコ
ンプレッサ特性を得るために操作される。CPU17はこの
操作に対応した表示をCRT、ランプ、LED等よりなる表示
部16に表示させるとともに、ROM18から所定のプログラ
ムを読み出し、指定された特性を実現させるべくDSP14L
₁乃至14R₂に種々の制御信号を出力し、それらを制御す
る。このときRAM19に必要なデータが記憶され、また読
み出される。

第３図はCPU17の動作を表わすフローチャートである。
同図（ａ）に示すように、スタートすると先ずCPU17が
初期設定され（ステップ101）、次いでDSP14L₁乃至14R₂
が初期設定される（ステップ102）。次に操作部15にお
ける複数の押釦スイッチの操作状態が判定され（ステッ
プ103）、オフのとき一定時間待機する状態が繰り返さ
れる（ステップ104）。

押釦スイッチがオンされているとき、その押釦スイッチ
による設定値が読み込まれる（ステップ105）。次いでR
OM18に予め記憶されているパラメータ（信号処理に用い
る）のうち、押釦スイッチの操作に対応するものが選択
され、それが順次DSP14L₁乃至14R₂に内蔵されているパ
ラメータメモリ79（後述する第７図参照）にアドレス情
報とともに書き込まれる（ステップ106,107,108）。続
いてCPU17は切換信号ADを発生し（ステップ109）、さら
に表示部16にデータを送出する（ステップ110）。

第３図（ｂ）は割込みルーチンを表わしている。割込み
が発生するとCPU17はパルスCSdを発生し（ステップ20
1）、メインルーチンに戻る。このパルスがCPU17から受
信部12に所定の時間間隔毎に送出される。

第１図はDSP14L₂又は14R₂において実行されるリミッタ
処理又はコンプレッサ処理の機能ブロック図である。

入力端子31に入力された入力信号（ディジタルデータ）
ｘinは、アッテネータ（ATT）32により所定レベルだけ
減衰された後、加減算回路34に入力される。またアッテ
ネータ32の出力はアッテネータ33によりさらに所定レベ
ルだけ減衰されて、スイッチ41の一方（図中上側）の接
点に供給されている。

入力信号ｘinはまた絶対値回路（ABS）39に入力され、
そのレベルの絶対値Linが検知、出力される。コンパレ
ータ（COMP）40はこの絶対値のレベルLinを所定の基準
値L₀と比較し、レベルLinが基準値L₀より小さいとき、
コンパレータ42を非動作状態にさせるとともに、スイッ
チ41を図中上側に切り換えさせる。その結果アッテネー
タ33の出力がスイッチ41からスイッチ38に供給される。

極性判別回路37は入力信号ｘinの極性（正負）を判別
し、スイッチ38を正のとき図中下側に、負のとき図中上
側に、各々切り換えさせる。従って加減算回路34はアッ
テネータ32と33の出力の差を出力する。この出力が充分
小さな値となるようにアッテネータ32と33の減衰量が調
整されているので、このとき端子36から出力される信号
のレベルは殆んど零になる。すなわち第４図に示すよう
に、この場合の出力特性はγ領域（信号非通過領域）に
対応する。換言すれば、この場合入力信号のレベルが小
さいので、ノイズとして出力がゲートされる。

一方入力信号ｘinの絶対値レベルLinが基準レベルL₀よ
り大きいとき、コンパレータ40はスイッチ41を図中下側
に切り換えるとともに、コンパレータ42を動作状態にす
る。コンパレータ42は絶対値レベルLinを所定の基準レ
ベルL₁（L₀＜L₁）と比較し、基準レベルL₁より小さいと
き（L₀＜Lin＜L₁）スイッチ43を図中左側の接点に切り
換える。係数回路48の係数k₀は値０に設定されている。
従ってこのとき乗算器47の出力レベルは零になるので、
加減算回路34はアッテネータ32の出力をそのまま出力す
ることになる。すなわちこの場合の出力特性は第４図に
おける領域β（線形領域）に対応する。

絶対値レベルLinが基準レベルL₁より大きい（Lin≧L₁）
とき、スイッチ43は係数回路49側に切り換えられる。こ
れにより乗算器47は入力された信号に係数k₁を乗算して
出力する。

基準レベル発生回路（REF）45は所定の基準レベルLth
（＝L₁）を減算回路44に供給している。従って減算回路
44は絶対レベルLinと基準レベルLthとの差（Lin−Lth＝
Δ）を出力する。乗算器46はこの差を２乗するので、乗
算器47は結局この差の２乗値に係数k₁を乗算した値を出
力する。

この乗算器47の出力（k₁Δ^２）がスイッチ41、38を介し
て加減算回路34に供給される。従って加減算回路34は、
入力信号ｘinが正のとき、アッテネータ32の出力から乗
算器47の出力を減算し、また負のとき前者に後者を加算
して、出力する。この出力が利得ｇの増幅器35に増幅さ
れ、端子36より出力される。

すなわちこの場合の出力特性は第４図の領域α（非線形
領域）となる。この特性図より明らかなように、この場
合入力信号はコンプレッス又はリミットされることにな
る。

第５図は本発明の第２の実施例を表わしている。この実
施例は第１図中の破線で囲まれた部分を第５図に示した
構成で置換するものである。

この実施例の場合、乗算器51が乗算器46の出力（Δ^２）
と減算回路44の出力（Δ）とを乗算し、乗算器52に供給
している。乗算器52は乗算器51の出力（Δ^３）に係数回
路54が出力する係数k₂を乗算する。加算回路53は乗算器
46の出力（Δ^２）と乗算器52の出力（k₂Δ^３）とを加算
する。そして乗算器47は加算回路53の出力（Δ^２＋k₂Δ
^３）に係数k₁（又はk₀）を乗算する。この場合は第３図
における領域αのコンプレッス（リミット）特性を、第
１図の実施例の場合よりさらに増強することができる。

第６図は第３の実施例を表わしている。この実施例にお
いては入力端子31以外にもう１つの入力端子61が設けら
れている。この入力端子61から入力された信号は絶対値
回路62に入力され、その絶対値が検出される。最大値選
択回路（MAXSEL）63は絶対値回路39と62の出力のうち大
きい方を選択出力する。その他の動作は第１図の実施例
の場合と同様である。

この実施例における入力端子31と61は、第２図のDSP14L
₂、14R₂における入力端子a₁とa₂に各々対応する。

この実施例の場合、左右のチャンネルの信号のレベルが
極端に違うような場合でも、一方のチャンネルの信号が
他方のチャンネルの信号に影響されて、クリップされた
ような感じになることを防止することができる。

第７図は第４の実施例を表わしている。この実施例にお
いては第１図の実施例におけるアッテネータ33、コンパ
レータ40、スイッチ41が省略されるとともに、基準レベ
ル発生回路45に替え基準レベル発生回路（REF1）71と
（REF2）72、係数回路48、49に替え係数回路73と74、コ
ンパレータ42に替えコンパレータ77と78が各々設けられ
ている。また増幅器35の利得係数を発生する係数回路75
と76、さらにこれらの基準レベル発生回路71、72や係数
回路73乃至76に出力するレベルや係数等のパラメータを
記憶するパラメータメモリ79が設けられている。その他
の構成は第１図における場合と同様である。

この実施例においては第２図の操作部15を操作すること
により、パラメータメモリ79に所定のパラメータを記憶
させることができる。このパラメータメモリ79に記憶さ
れたパラメータが基準レベル発生回路71、72、係数回路
73乃至76に転送、ラッチされる。

絶対値回路39が出力する絶対値レベルLinがコンパレー
タ77及び78において基準レベルL₁₁及びL₁₂（L₁₁＜L₁₂）
と各々比較される。絶対値レベルLinが基準レベルL₁₁よ
り小さいとき、コンパレータ77は係数回路48を動作状態
にし、乗算器47の係数を値k₀（＝０）に設定させる。こ
れにより加減算回路34は、アッテネータ32により所定レ
ベルだけ減衰された入力信号をそのまま出力する。その
結果加減算回路34の出力特性は第８図（ａ）における領
域β（線形領域）となる。

絶対値レベルLinが基準レベルL₁₁より大きく、基準レベ
ルL₁₂より小さいとき（L₁₁≦Lin≦L₁₂）、コンパレータ
77の出力により係数回路71、73及び75が動作状態にされ
る。これにより減算回路44から絶対値レベルLinと基準
レベルLth₁（＝L₁₁）との差（Δ）が出力され、乗算器4
7はこの差の２乗に係数k₁を乗算した値（k₁Δ^２を出力
する。加減算回路34においてアッテネータ32の出力と乗
算器47の出力との差が演算されるので、その出力特性は
第８図（ａ）において領域α_１（第１のコンプレッサ又
はリミッタ領域）で示すようになる。すなわち入力信号
は若干量コンプレス又はリミットされる。

絶対値レベルLinが基準レベルL₁₂より大きいとき、係数
回路72、74及び76が動作状態にされる。これにより減算
回路44は、絶対値レベルLinと基準レベルLth₂（＝L₁₂）
との差（Δ）を出力し、乗算器47はこの差の２乗に係数
k₂を乗算して出力する。この係数k₂は係数k₁より大きい
値に設定されているので、第８図（ａ）の領域α_２（第
２のコンプレッサ又はリミッタ領域）に示すように、加
減算回路34は領域α_１における場合より、入力信号をよ
り強くコンプレス又はリミットして出力する。

加減算回路34の出力は増幅器35により所定の利得係数だ
け乗算される。領域βとα_１における利得係数はg₁、領
域α_２における利得係数はg₂とされる。係数g₁はアッテ
ネータ32における減衰量（ATT₁）に対応している。一方
係数g₂は次式で定められる値に設定される。

g₂＝ATT₂×（yc/Lth₂）ここで値ycは、絶対値レベルLinが基準レベルL₁₂と等し
い場合の領域α_１におる加減算回路34の出力レベルであ
る。利得係数g₁、g₂をこのように設定することにより、
第８図（ｂ）に示すように、増幅器35の出力の特性を連
続的な所望の値に設定することができる。

第９図は第５の実施例を表わしている。但しこの場合第
10図に示すように、DSP14L₂と14R₂の入力端子a₁には、
受信部12からの出力データがそのまま入力され、また入
力端子a₂には、前段のDSP14L₁、14R₁の出力端子ｃから
の出力データが各々入力されるようになっている。そし
てこの実施例の場合、前段のDSP14L₁（14R₁）が遅延回
路81として、また後段のDSP14L₂（14R₂）が整流平滑回
路82、ループフィルタ83、処理部84,85からなる処理回
路として、各々動作する。

整流平滑回路82は例えば第11図に示すように、絶対値回
路121と、２つの入力のうち大きい方を選択するスイッ
チ122、123、124と、入力された信号に所定の係数Cc
（０＜Cc＜１）を乗算する乗算器125、126、127と、１
サンプリング期間だけデータを遅延する遅延回路（Ts）
128、129、130と、入力された信号に所定の係数（１−C
c）を乗算する乗算器131、132と、加算回路133、134に
より構成される。

絶対値回路121は入力信号ｘinの絶対値を検出し、出力
する。検出された絶対値レベルはスイッチ122の一方の
入力端子に供給される。スイッチ122の他方の入力端子
には、スイッチ122により選択され、遅延回路128により
１サンプリング期間だけ遅延されたデータが、乗算器12
5により係数Ccだけ乗算されて入力されている。スイッ
チ122は２つの入力のうち大きい方を選択し、出力す
る。この選択出力が遅延回路128と乗算器125を介して再
びスイッチ122の他方の入力端子に供給されるととも
に、乗算器131により係数（１−Cc）が乗算された後、
加算回路133に入力される。

加算回路133にはまた、スイッチ123の出力が遅延回路12
9と乗算器126を介して入力されている。加算回路133は
２つの入力を加算してスイッチ123の一方の入力端子に
供給する。スイッチ123の他方の入力端子には絶対値回
路121の出力が供給されている。スイッチ123は２つの入
力のうち大きい方を選択、出力する。

スイッチ123の出力は遅延回路129と乗算器126を介して
再び加算回路133に供給されるとともに、乗算器132を介
して加算回路134に入力される。加算回路134にはまた、
スイッチ124の出力が遅延回路130と乗算器127を介して
入力されている。加算回路134は２つの入力を加算して
スイッチ124の一方の入力端子に供給する。スイッチ124
の他方の入力端子には絶対値回路121の出力が供給され
ており、スイッチ124は２つの入力のうち大きい方を選
択し、出力する。

このようにスイッチ（122、123、124）、遅延回路（12
8、129、130）及び乗算器（125、126、127）からなる回
路が３段に縦接続されて、整流平滑回路が構成されてい
る。

原理的には１段でもよいが、１段では後述するリリース
時間を充分確保することが困難である。

ループフィルタ83は、例えば第12図に示すように、デー
タを１サンプリング期間だけ遅延させる遅延回路（Ts）
91乃至96と、入力されたデータに所定の係数Ｂ（０）、
Ｂ（１）、Ｂ（２）、B1（０）、B1（１）、B1（２）を
各々乗算して出力する乗算器101乃至106と、入力された
データに、所定の係数Ａ（１）、Ａ（２）、A1（１）、
A1（２）を各々乗算して出力する乗算器107乃至109と、
入力されたデータを加算する加算回路111、112とよりな
るIIRフィルタにより構成される。

入力されたデータは乗算器101を介して、また遅延回路9
1と乗算器102を介して、さらに遅延回路91、92と乗算器
103を介して、各々加算回路111に入力される。加算回路
111にはまた、その出力が遅延回路93と乗算器107を介し
て、さらに遅延回路93、94と乗算器108を介して、各々
入力されている。加算回路111はこれらの入力を加算し
て出力する。

加算回路111の出力データは、乗算器104を介して、また
遅延回路93と乗算器105を介して、さらに遅延回路93、9
4と乗算器106を介して、各々加算回路112に入力され
る。加算回路112にはまた、その出力が遅延回路95と乗
算器109を介して、さらに遅延回路95、96と乗算器109を
介して、各々入力されている。加算回路112はこれらの
入力を加算して出力する。このようにループフィルタ83
は２段のステージにより構成されている。

さらに処理部84と85は例えば第13図に示すように構成さ
れる。

処理部84においては、減算回路44が出力するループフィ
ルタ83の出力と基準レベルLthとの差（Δ）が、乗算器1
41により係数ka（例えばka＝1/2,1/4,1/8…）だけ乗算
された後、加算回路142に入力される。加算回路142はこ
の入力（kaΔ）と乗算器46からの入力（Δ^２）とを加算
して乗算器47に供給している。従って乗算器47は加算回
路142の出力（kaΔ＋Δ^２）に係数k₀又はk₁を乗算す
る。

処理部85においては、遅延回路81の出力が、増幅器151
により利得係数ｇだけ乗算された後、加減算回路34に供
給される。加減算回路34は増幅器151の出力と乗算器147
の出力の差をオーバーフロー検出回路152に出力する。
オーバーフロー検出回路152は入力された信号のレベル
が所定値未満のとき、その信号をそのまま出力し、所定
値以上になったとき（オーバーフローしたとき）、所定
の値を出力する。このようにして第14図に示す如き出力
特性が得られる。

入力されるのが音楽信号である場合、そのレベルは時々
刻々と変化する。従ってこの入力レベルの変化に対応し
てコンプレッサ又はリミッタ特性を時々刻々と変化させ
ると、音質が本来のものと異なったものになってしま
う。そこで所定の一定時間の間は特性を変化させないよ
うにしておくのが好ましい。

一般に人は音声信号が急激に大きくなる変化に対しては
敏感であるが、急激に小さくなる変化に対しては鈍感で
ある。従って常に予め定めた一定の時間だけ特性を一定
に保持しておくと、急激に大きくなる音声信号が不自然
に聞こえるので、急激に大きくなる変化に対しては、比
較的短い時間で特性を変化させ、急激に小さくなる変化
に対しては比較的長い時間特性を一定にしておくのが好
ましい。

ループフィルタ83は、このレベルが急激に大きくなる変
化に対応してアタック時間を比較的短い時間に設定する
ために、フィードフォワードループ系に挿入されたフィ
ルタである。このフィルタは信号の急激な変化を瞬時に
検出するため、信号を微分する特性を有している。その
結果整流平滑回路82より、例えば第15図（ａ）に示すよ
うな信号が入力された場合（便宜上信号はアナログ的に
表わされている）、ループフィルタ83の出力は同図
（ｂ）に示すようになる。すなわちレベルが急激に大き
くなった部分が強調された信号になる。この部分的に強
調された信号に対応して処理部84において決定された係
数k₀,k₁等のパラメータに従って、処理部85で信号処理
を行うと、誤った信号処理が行われることになる。そこ
で第15図（ｃ）に示すように、遅延回路81により入力信
号を所定時間Ｔだけ遅延させる。この遅延時間Ｔは、第
15図（ｂ）に示す部分的に強調された波形が消滅するの
に充分な時間に設定してある。その結果処理部85におい
て入力信号を処理するタイミングにおいて、部分的に強
調された波形は消滅していることになり、誤った信号処
理が防止される。

一方整流平滑回路82は、ループフィルタ83を動作させる
ため入力信号を直流化する機能とともに、レベルが急激
に小さくなる変化に対応して、比較的長いリリース時間
を設定する機能を有している。すなわちこの回路は信号
を積分する特性を有している。

従って第16図（ａ）に示すような入力信号は、同図
（ｂ）に示すように、遅延回路81により所定時間Ｔだけ
遅延されるとともに、ループフィルタ83の群遅延時間τ
（図示せず）によって（τ−Ｔ）と規定されるアタック
時間と、整流平滑回路82によって規定されるリリース時
間とを有するように処理される。ループフィルタ83によ
ってもリリース時間が設定されるが、その値はアタック
時間に対応して小さいため、整流平滑回路82による設定
が必要になる。また整流平滑回路82によってもアタック
時間が設定されるが、その時間はループフィルタ83によ
るアタック時間に較べ充分大きいので、ループフィルタ
83のアタック時間が優先される。

第17図は第６の実施例を表わしている。この実施例の場
合、各DSP14L₂及び14R₂内において、整流平滑回路82L、
82Rの前段に、混合回路162L、162Rが各々設けられてお
り、この混合回路により左右チャンネルの信号が混合さ
れ、両者の平均値が整流平滑回路82L、82Rに各々供給さ
れ、左右チャンネルの整流平滑回路82L,82Rからの出力
レベルは同一となるよう構成されている。かかる第６実
施例は、両チャンネルのリミッタ処理あるいはコンプレ
ッサ処理のパラメータを左右同一とすることができる。
なお、混合回路162L,162R以外の各構成要素について
は、前記第５実施例（第９図等）の説明において既に述
べたので、ここでは省略する DSP14L₂、14R₂は、混合回路162L、162R、整流平滑回路8
2L、82R、ループフィルタ83L、83R、処理部84L、84R、8
5L、85R等における処理を比較的迅速に行うことがで
き、処理時間に余裕がある。そこで遅延回路161L、161R
を設け、DSP14L₁、14R₁の遅延回路81L、81Rと総合して
遅延時間が設定されるようになっている。なお、この第
６実施例では、同一のレベルを検出する手段として、混
合回路162と整流平滑回路82の組合せで構成している
が、これに限らず、例えば、各チャンネルの信号を整流
平滑回路（82）にてレベル検出し、その後に混合回路
（162）又は図示しない最大値選択回路等により同一の
レベルとするよう構成しても良い。また、混合回路にて
平均値を得るのみならず、夫々のピーク値を混合するよ
うにしても良く、レベルの検出態様は平均値に限らずピ
ーク値を整流したものでも構わない。

〔発明の効果〕

本発明のディジタル信号処理装置は以上のように構成し
たので、本発明装置を構成する複数の構成要素のうち一
部しか開示していない従来装置である例えば特開昭57−
169976号公報｛極性判別手段の出力に対応して絶対値情
報を加減算する内容のみ開示｝や、特開昭63−316913号
公報｛利得係数の制御手段のみ開示｝等を仮に組合せた
としても到底奏し得ない、次のような種々の優れた特長
を有する。

演算に必要な複数のレベル，係数等のパラメータをメ
モリに記憶させ、所望のものを選択できるようにした場
合には、パラメータを切換えるだけで、同一の装置でコ
ンプレッサ，リミッタ等の複数の異なる機能を実行させ
ることが可能となり、又、如何なるレベルに対しても、
パラメータを変更するだけで、誤差の少ない微細で迅速
な処理が可能になる。

入力信号のレベル（絶対値）と基準レベルとの差を変
数とする所定の多項式を演算してその演算結果に対応し
て信号処理すようにした場合には、ディジタル信号のま
ま正確に処理できるのみならず、演算するための多くの
データを記憶するのに用いていたROMテーブルが不要と
なったので、その分装置を安価に実現できる。

整流平滑回路（レベル検出手段）とループフィルタ
（フィルタ手段）とを用いた場合、少なくとも所望のリ
リース時間とアタック時間を設定することができ、信号
処理の結果、聴感上不自然な感じが発生するのを防止で
きる。

複数チャンネルの入力信号を同一レベルで検出する手
段と、その出力を基に各チャンネルの入力信号を処理す
るためのパラメータを決定する手段とを備えた場合に
は、いずれのチャンネルの入力信号に対しても同じパラ
メータでリミッタ処理やコンプレッサ処理が行え、チャ
ンネル間のレベルバランスを良好に保つことができ、多
チャンネル再生において、信号処理による聴感上不自然
な感じが発生するのを防止できる。

【図面の簡単な説明】

第１図は本発明のDSP（ディジタル信号処理装置）の機
能ブロック図、第２図及び第10図は本発明装置を適用し
たオーディオ信号処理装置のブロック図、第３図はオー
ディオ信号処理装置を構成するCPUのフローチャート、
第４図は第１図の装置の入出力特性図、第５図は本発明
装置の第２の実施例の機能ブロック図、第６図は本発明
装置の第３の実施例の機能ブロック図、第７図は本発明
装置の第４の実施例の機能ブロック図、第８図は第７図
の装置の入出力特性図、第９図は本発明装置の第５の実
施例の機能ブロック図、第11図は本発明装置の第５実施
例を構成する整流平滑回路の機能ブロック図、第12図は
本発明装置の第５実施例を構成するループフィルタの機
能ブロック図、第13図は本発明装置の第５実施例を構成
する処理部の機能ブロック図、第14図は第９図の装置の
入出力特性図、第15図及び第16図は本発明装置の第５実
施例を構成するループフィルタと整流平滑回路の動作を
説明する波形図、第17図は本発明装置の第６の実施例の
機能ブロック図である。 14L₁,14L₂,14R₁,14R₂……DSP、32,33……アッテネー
タ、37……極性判別回路、39,62,121……絶対値回路、4
0,42,77,78……コンパレータ、45,71,72……基準レベル
発生回路、46,47,51,52,110乃至110,141……乗算器、4
8,49,73,74,75,76,125,126,127,131,132……係数回路、
63……最大値選択回路、79……パラメータメモリ、81,9
1乃至96,128,129,130……遅延回路、82……整流平滑回
路、83……ループフィルタ、84,85……処理部、152……
オーバーフロー検出回路。

Claims

【特許請求の範囲】

【請求項１】ディジタル信号をレベル処理するためのデ
ィジタル信号処理装置であって、入力信号のレベルを検出するレベル検出手段と、検出さ
れたレベルを所定の基準レベルと比較する比較手段と、
上記入力信号のレベルが該所定の基準レベルより大きい
とき両レベルの差を変数とする所定の多項式を演算する
演算手段と、上記入力信号の極性を判別する判別手段
と、該判別手段の出力に応じて上記入力信号と上記演算
手段の出力とを加算又は減算する加減算手段と、該加減
算手段の出力に上記所定の基準レベルに関連した利得係
数を乗じる乗算手段とを備えたディジタル信号処理装
置。
【請求項２】ディジタル信号をレベル処理するためのデ
ィジタル信号処理装置であって、入力信号を整流して少なくともリリース時間を設定する
レベル設定手段と、該レベル設定手段の出力をフィルタ
処理して少なくともアタック時間を設定するフィルタ手
段と、該フィルタ手段の出力を演算処理して上記入力信
号を処理するためのパラメータを決定する決定手段と、
上記入力信号を上記決定手段の出力に応じて信号処理す
る処理手段とを備えたディジタル信号処理装置。
【請求項３】ディジタル信号をレベル処理するディジタ
ル信号処理装置であって、複数チャンネルの入力信号のレベルを検出して同一レベ
ルにすると共に少なくともリリース時間を設定するレベ
ル検出手段と、該レベル検出手段の出力を演算処理して
上記各入力信号をレベル処理するためのパラメータを決
定する決定手段と、上記複数チャンネルの入力信号が供
給され，上記決定手段の出力に応じてそれらの入力信号
に夫々信号処理を施す処理手段とを備えたディジタル信
号処理装置。