JPH0783249B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0783249B2 JPH0783249B2 JP1153272A JP15327289A JPH0783249B2 JP H0783249 B2 JPH0783249 B2 JP H0783249B2 JP 1153272 A JP1153272 A JP 1153272A JP 15327289 A JP15327289 A JP 15327289A JP H0783249 B2 JPH0783249 B2 JP H0783249B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、メモリ等の半導体集積回路に設けられ、内部
信号を外部に出力するための出力バッファ回路に関す
る。
信号を外部に出力するための出力バッファ回路に関す
る。
（ロ）従来の技術 従来、メモリから読出されるデータは、外部出力端子か
らデータバス等に送出される。このようなデータバスへ
のデータ出力回路には、通常インバータ構成の出力バッ
ファ回路が採用される。
らデータバス等に送出される。このようなデータバスへ
のデータ出力回路には、通常インバータ構成の出力バッ
ファ回路が採用される。
第４図は従来の出力バッファ回路の回路図である。Ｐチ
ャンネル型MOSFET（TP）とＮチャンネル型MOSFET（TN）
とが電源と接地との間に直列接続され、その接続点が出
力端子（１）に接続されている。両MOSFET（TP）（TN）
のゲートには、直列接続された３段のインバータ（２）
（３）が夫々接続され、これらインバータ（２）（３）
にメモリセル（図示せず）から読出されたデータDataが
入力される。
ャンネル型MOSFET（TP）とＮチャンネル型MOSFET（TN）
とが電源と接地との間に直列接続され、その接続点が出
力端子（１）に接続されている。両MOSFET（TP）（TN）
のゲートには、直列接続された３段のインバータ（２）
（３）が夫々接続され、これらインバータ（２）（３）
にメモリセル（図示せず）から読出されたデータDataが
入力される。
このような出力バッファ回路に於いては、データDataが
「０」（低レベル）のときには、両MOSFET（TP）（TN）
のゲート電圧が高レベルとなり、MOSFET（TP）がオフ、
MOSFET（TN）がオンして出力端子（１）が接地レベルと
なる。逆にデータDataが「１」（高レベル）のときには
MOSFET（TP）がオン、MOSFET（TN）がオフして出力端子
（１）が電源レベルとなる。
「０」（低レベル）のときには、両MOSFET（TP）（TN）
のゲート電圧が高レベルとなり、MOSFET（TP）がオフ、
MOSFET（TN）がオンして出力端子（１）が接地レベルと
なる。逆にデータDataが「１」（高レベル）のときには
MOSFET（TP）がオン、MOSFET（TN）がオフして出力端子
（１）が電源レベルとなる。
ところで、出力側に設けられている一対のMOSFET（TP）
（TN）は、容量の大きな外部負荷に対応して駆動能力が
大きくなるようにトランジスタサイズが大きく設定され
る。通常のメモリでは、並列して設けられた複数の出力
バッファ回路が同時に動作する場合が多く、電源からMO
SFET（TP）を介して外部負荷に流れる電流IP及び外部負
荷からMOSFET（TN）を介して接地側に流れる電流INが問
題となる。即ち、複数の出力バッファ回路が同時に動作
して電流IP或いはINがいっせいに流れると、全体的に流
れる電流に依って電源電圧の降下や接地電位の上昇が起
きる。なかでも電流INに依る接地電位の上昇が問題であ
り、内部回路、例えばメモリセルの誤動作の原因とな
る。
（TN）は、容量の大きな外部負荷に対応して駆動能力が
大きくなるようにトランジスタサイズが大きく設定され
る。通常のメモリでは、並列して設けられた複数の出力
バッファ回路が同時に動作する場合が多く、電源からMO
SFET（TP）を介して外部負荷に流れる電流IP及び外部負
荷からMOSFET（TN）を介して接地側に流れる電流INが問
題となる。即ち、複数の出力バッファ回路が同時に動作
して電流IP或いはINがいっせいに流れると、全体的に流
れる電流に依って電源電圧の降下や接地電位の上昇が起
きる。なかでも電流INに依る接地電位の上昇が問題であ
り、内部回路、例えばメモリセルの誤動作の原因とな
る。
第５図は、出力データが変化するときにMOSFET（TN）に
流れる電流INの経時変化を示している。MOSFET（TP）
（TN）が反転するとMOSFET（TN）には実線で示すように
最大値Imaxの電流INが流れる。この電流INは、外部負荷
を接地レベルまで放電するのに流れるものであり、MOSF
ET（TN）のオン抵抗値に依って最大値Imaxが決まる。MO
SFET（TN）のオン抵抗は、そのゲート電圧、即ちインバ
ータ（2c）を駆動する電源電位VDDに起因する。電源電
位VDDに対する電流INの最大値Imaxの変化を第６図に示
す。最大値Imaxは電源電位VDDに従って大きくなってい
る。
流れる電流INの経時変化を示している。MOSFET（TP）
（TN）が反転するとMOSFET（TN）には実線で示すように
最大値Imaxの電流INが流れる。この電流INは、外部負荷
を接地レベルまで放電するのに流れるものであり、MOSF
ET（TN）のオン抵抗値に依って最大値Imaxが決まる。MO
SFET（TN）のオン抵抗は、そのゲート電圧、即ちインバ
ータ（2c）を駆動する電源電位VDDに起因する。電源電
位VDDに対する電流INの最大値Imaxの変化を第６図に示
す。最大値Imaxは電源電位VDDに従って大きくなってい
る。
そこで、MOSFET（TN）に流れる電流INの最大値Imaxを低
減させる方法として、MOSFET（TP）（TN）の駆動能力を
小さくすることがあげられる。MOSFET（TP）（TN）の駆
動能力を小さくすれば、動作速度が遅くなることから電
流INの変化が第５図に破線で示すように鈍くなり、最大
値Ｉ′maxは小さくなる。従って、電源電位VDDに対する
電流の変化が第６図に破線で示すように緩やかになる。
減させる方法として、MOSFET（TP）（TN）の駆動能力を
小さくすることがあげられる。MOSFET（TP）（TN）の駆
動能力を小さくすれば、動作速度が遅くなることから電
流INの変化が第５図に破線で示すように鈍くなり、最大
値Ｉ′maxは小さくなる。従って、電源電位VDDに対する
電流の変化が第６図に破線で示すように緩やかになる。
（ハ）発明が解決しようとする課題 しかしながら、MOSFET（TP）（TN）の駆動能力を低下さ
せた場合、電流の最大値Imaxのみが抑圧される訳ではな
く、全体的に電流が抑圧されて動作速度が遅くなる。従
って、出力波形が鈍ると共に出力バッファ回路を備えた
メモリ等の応答が遅れるといった問題が生ずる。
せた場合、電流の最大値Imaxのみが抑圧される訳ではな
く、全体的に電流が抑圧されて動作速度が遅くなる。従
って、出力波形が鈍ると共に出力バッファ回路を備えた
メモリ等の応答が遅れるといった問題が生ずる。
また、電源電位VDDに対する電流INの最大値Ｉ′maxの変
化は、従来の最大値Imaxの変化に比して鈍くなるもの
の、電源電位VDDが上昇するに従って増加するため、電
源電位VDDがさらに高くなれば結果的に最大値Ｉ′maxは
大きくなってしまう。
化は、従来の最大値Imaxの変化に比して鈍くなるもの
の、電源電位VDDが上昇するに従って増加するため、電
源電位VDDがさらに高くなれば結果的に最大値Ｉ′maxは
大きくなってしまう。
そこで本発明は、動作速度の低下を伴うことなく、出力
側に流れる電流の最大値を有効に低減させることを目的
とする。
側に流れる電流の最大値を有効に低減させることを目的
とする。
（ニ）課題を解決するための手段 本発明は、上述の課題を解決するためのもので、第１の
構成の特徴は、電源と接地との間に一対のＰチャンネル
型及びＮチャンネル型のMOSトランジスタが直列に接続
され、両MOSトランジスタの接続点が出力端子に接続さ
れると共に、直列接続された複数段のインバータが各MO
Sトランジスタのゲートに夫々接続されてなる出力バッ
ファ回路に於いて、上記Ｎチャンネル型のMOSトランジ
スタのゲートに接続されるインバータ列の最終段から偶
数段目のインバータの入力側と接地との間にＮチャンネ
ル型の第１及び第２のMOSトランジスタが直列に接続さ
れ、第１のMOSトランジスタのゲートが上記出力端子に
接続されると共に第２のMOSトランジスタのゲートが電
源に接続される第１の電位制御手段と、上記Ｎチャンネ
ル型のMOSトランジスタのゲートに接続されるインバー
タ列の最終段のインバータの出力側と接地との間にＰチ
ャンネル型の第３のMOSトランジスタ及びＮチャンネル
型の第４のMOSトランジスタが直列に接続され、第３のM
OSトランジスタのゲートが接地されると共に第４のMOS
トランジスタのゲートが上記第１及び第２のMOSトラン
ジスタの間に接続される第２の電位制御手段と、を備え
たことにある。
構成の特徴は、電源と接地との間に一対のＰチャンネル
型及びＮチャンネル型のMOSトランジスタが直列に接続
され、両MOSトランジスタの接続点が出力端子に接続さ
れると共に、直列接続された複数段のインバータが各MO
Sトランジスタのゲートに夫々接続されてなる出力バッ
ファ回路に於いて、上記Ｎチャンネル型のMOSトランジ
スタのゲートに接続されるインバータ列の最終段から偶
数段目のインバータの入力側と接地との間にＮチャンネ
ル型の第１及び第２のMOSトランジスタが直列に接続さ
れ、第１のMOSトランジスタのゲートが上記出力端子に
接続されると共に第２のMOSトランジスタのゲートが電
源に接続される第１の電位制御手段と、上記Ｎチャンネ
ル型のMOSトランジスタのゲートに接続されるインバー
タ列の最終段のインバータの出力側と接地との間にＰチ
ャンネル型の第３のMOSトランジスタ及びＮチャンネル
型の第４のMOSトランジスタが直列に接続され、第３のM
OSトランジスタのゲートが接地されると共に第４のMOS
トランジスタのゲートが上記第１及び第２のMOSトラン
ジスタの間に接続される第２の電位制御手段と、を備え
たことにある。
そして、第２の構成の特徴は、上記Ｐチャンネル型のMO
Sトランジスタのゲートに接続されるインバータ列の最
終段から偶数段目のインバータの入力側と電源との間に
Ｐチャンネル型の第１及び第２のMOSトランジスタが直
列に接続され、第１のMOSトランジスタのゲートが上記
出力端子に接続されると共に第２のMOSトランジスタの
ゲートが接地される第１の電位制御手段と、上記Ｐチャ
ンネル型のMOSトランジスタのゲートに接続されるイン
バータ列の最終段のインバータの出力側と電源との間に
Ｎチャンネル型の第３のMOSトランジスタ及びＰチャン
ネル型の第４のMOSトランジスタが直列に接続され、第
３のMOSトランジスタのゲートが電源に接続されると共
に第４のMOSトランジスタのゲートが上記第１及び第２
のMOSトランジスタの間に接続される第２の電位制御手
段と、を備えたことにある。
Sトランジスタのゲートに接続されるインバータ列の最
終段から偶数段目のインバータの入力側と電源との間に
Ｐチャンネル型の第１及び第２のMOSトランジスタが直
列に接続され、第１のMOSトランジスタのゲートが上記
出力端子に接続されると共に第２のMOSトランジスタの
ゲートが接地される第１の電位制御手段と、上記Ｐチャ
ンネル型のMOSトランジスタのゲートに接続されるイン
バータ列の最終段のインバータの出力側と電源との間に
Ｎチャンネル型の第３のMOSトランジスタ及びＰチャン
ネル型の第４のMOSトランジスタが直列に接続され、第
３のMOSトランジスタのゲートが電源に接続されると共
に第４のMOSトランジスタのゲートが上記第１及び第２
のMOSトランジスタの間に接続される第２の電位制御手
段と、を備えたことにある。
（ホ）作用 本発明の第１の構成に依れば、電源電位が上昇して一定
の電位になると第１の電位制御手段で第２の電位制御手
段のMOSトランジスタがオンせしめられ、出力側のＮチ
ャンネル型MOSトランジスタのゲート電位が引き下げら
れてこのMOSトランジスタのオン抵抗が大きくなること
から、外部からＮチャンネル型MOSトランジスタを介し
て接地側に流れる電流が抑圧される。
の電位になると第１の電位制御手段で第２の電位制御手
段のMOSトランジスタがオンせしめられ、出力側のＮチ
ャンネル型MOSトランジスタのゲート電位が引き下げら
れてこのMOSトランジスタのオン抵抗が大きくなること
から、外部からＮチャンネル型MOSトランジスタを介し
て接地側に流れる電流が抑圧される。
そして第２の構成に依れば、電源電位が一定の電位まで
下がると第１の電位制御手段で第２の電位制御手段のMO
Sトランジスタがオンせしめられ、出力側のＰチャンネ
ル型MOSトランジスタのゲート電位が引き上げられてこ
のMOSトランジスタのオン抵抗が大きくなることから、
電流からＰチャンネル型MOSトランジスタを介して外部
に流れる電流が抑圧される。
下がると第１の電位制御手段で第２の電位制御手段のMO
Sトランジスタがオンせしめられ、出力側のＰチャンネ
ル型MOSトランジスタのゲート電位が引き上げられてこ
のMOSトランジスタのオン抵抗が大きくなることから、
電流からＰチャンネル型MOSトランジスタを介して外部
に流れる電流が抑圧される。
（ヘ）実施例 本発明の実施例を図面に従って説明する。
第１図は本発明出力バッファ回路の回路図である。この
図に於いて一対のMOSFET（TP）（TN）及びインバータ
（２）（３）は第４図と同一であり、同一部分には同一
符号が付してある、接地側のＮチャンネル型MOSFET
（TN）のゲートに接続された１段目インバータ（2a）と
２段目インバータ（2b）との間のＡ点には、３つのＮチ
ャンネル型MOSFET（TN1）（TN2）（TN3）が直列に接続
され、その端部は接地される。MOSFET（TN1）のゲート
はそのドレインに接続され、MOSFET（TN2）のゲートは
保護抵抗（４）を介して出力端子（１）に接続される。
さらにMOSFET（TN3）のゲートには電源電位VDDが印加さ
れる。３段目のインバータ（2c）の出力側のＢ点、即ち
MOSFET（TN）のゲートにはＰチャンネル型MOSFET
（TP1）とＮチャンネル型MOSFET（TN4）とが直列に接続
され、その端部が接地される。MOSFET（TN4）のゲート
は、MOSFET（TN2）及び（TN3）の接続点Ｃに接続され、
MOSFET（TP1）のゲートは接地される。これらMOSFET（T
N1）〜（TN4）（TP1）に依り、MOSFET（TN）のゲート電
位を制御する電位制御回路（10N）が構成される。即
ち、Ａ点の電位の変動に従ってMOSFET（TN4）のゲート
電位が変化せしめられてＢ点の電位が制御される。
図に於いて一対のMOSFET（TP）（TN）及びインバータ
（２）（３）は第４図と同一であり、同一部分には同一
符号が付してある、接地側のＮチャンネル型MOSFET
（TN）のゲートに接続された１段目インバータ（2a）と
２段目インバータ（2b）との間のＡ点には、３つのＮチ
ャンネル型MOSFET（TN1）（TN2）（TN3）が直列に接続
され、その端部は接地される。MOSFET（TN1）のゲート
はそのドレインに接続され、MOSFET（TN2）のゲートは
保護抵抗（４）を介して出力端子（１）に接続される。
さらにMOSFET（TN3）のゲートには電源電位VDDが印加さ
れる。３段目のインバータ（2c）の出力側のＢ点、即ち
MOSFET（TN）のゲートにはＰチャンネル型MOSFET
（TP1）とＮチャンネル型MOSFET（TN4）とが直列に接続
され、その端部が接地される。MOSFET（TN4）のゲート
は、MOSFET（TN2）及び（TN3）の接続点Ｃに接続され、
MOSFET（TP1）のゲートは接地される。これらMOSFET（T
N1）〜（TN4）（TP1）に依り、MOSFET（TN）のゲート電
位を制御する電位制御回路（10N）が構成される。即
ち、Ａ点の電位の変動に従ってMOSFET（TN4）のゲート
電位が変化せしめられてＢ点の電位が制御される。
次に回路の動作について説明する。
インバータ（２）（３）に入力されるデータDataが
「１」から「０」に反転するとき、MOSFET（TP）はオン
からオフへ、MOSFET（TN）はオフからオンに夫々反転す
る。MOSFET（TN）がオンすると外部負荷から接地側へ電
流INが流れる。このとき、Ｃ点の電位VCがMOSFET
（TN4）の閾値VN4より低ければMOSFET（TN4）はオフ状
態となるため、MOSFET（TN）は電位制御回路（10）のな
い場合と同様に動作する。
「１」から「０」に反転するとき、MOSFET（TP）はオン
からオフへ、MOSFET（TN）はオフからオンに夫々反転す
る。MOSFET（TN）がオンすると外部負荷から接地側へ電
流INが流れる。このとき、Ｃ点の電位VCがMOSFET
（TN4）の閾値VN4より低ければMOSFET（TN4）はオフ状
態となるため、MOSFET（TN）は電位制御回路（10）のな
い場合と同様に動作する。
VCがVN4より高くなるとMOSFET（TN4）がオンし、Ｂ点の
電位VBは、MOSFET（TP1）（TN4）及び３段目のインバー
タ（2c）を構成するＰチャンネル型MOSFETのバランスに
応じて変化する。従ってMOSFET（TN）のゲート電位が引
き下げられ、MOSFET（TN）のオン抵抗が高くなるために
INが抑圧される。MOSFET（TP1）は、MOSFET（TN4）がオ
ンしたときのVBを補償するためのもので、MOSFET
（TN4）よりβが小さく設定され、オン状態に維持され
る。ここでβはW/L（W:MOSFETのチャンネル幅、L:MOSFE
Tのチャンネル長）に比例するMOSFET固有の定数で、こ
の値が大きいほどオン抵抗は小さくなる。
電位VBは、MOSFET（TP1）（TN4）及び３段目のインバー
タ（2c）を構成するＰチャンネル型MOSFETのバランスに
応じて変化する。従ってMOSFET（TN）のゲート電位が引
き下げられ、MOSFET（TN）のオン抵抗が高くなるために
INが抑圧される。MOSFET（TP1）は、MOSFET（TN4）がオ
ンしたときのVBを補償するためのもので、MOSFET
（TN4）よりβが小さく設定され、オン状態に維持され
る。ここでβはW/L（W:MOSFETのチャンネル幅、L:MOSFE
Tのチャンネル長）に比例するMOSFET固有の定数で、こ
の値が大きいほどオン抵抗は小さくなる。
VCは、MOSFET（TN1）（TN2）（TN3）及び１段目のイン
バータ（2a）を構成するＰチャンネル型MOSFETのバラン
スで決まるもので、電源電圧VDDの変動に追従する。そ
こで各MOSFET（TN1）（TN2）（TN3）のβの比を所定の
値に設定することで、VDDが一定値V1以上になったとき
にMOSFET（TN4）がオンするように構成できる。従っ
て、MOSFET（TN）に流れる電流INは、VDDがV1以下では
第２図に示すようにVDDの上昇に従って増大し、V1以上
になるとINの増大は抑圧されて鈍くなる。
バータ（2a）を構成するＰチャンネル型MOSFETのバラン
スで決まるもので、電源電圧VDDの変動に追従する。そ
こで各MOSFET（TN1）（TN2）（TN3）のβの比を所定の
値に設定することで、VDDが一定値V1以上になったとき
にMOSFET（TN4）がオンするように構成できる。従っ
て、MOSFET（TN）に流れる電流INは、VDDがV1以下では
第２図に示すようにVDDの上昇に従って増大し、V1以上
になるとINの増大は抑圧されて鈍くなる。
このような電位制御回路（10N）は、MOSFET（TN2）の作
用に依り出力端子（１）の電位がMOSFET（TN2）の閾値
電圧VT2以上のときのみに動作する。即ち、MOSFET
（TN）のゲート電位を引き下げる必要があるのは、出力
側の電位が高く、MOSFET（TN）がオンしているときであ
り、出力側の電位が低下したときにはINが小さくなるた
めにMOSFET（TN）のゲート電位を引き下げると動作速度
の低下を招くことから、出力側の電位が低下したときに
は電位制御回路（10N）の動作が停止される。
用に依り出力端子（１）の電位がMOSFET（TN2）の閾値
電圧VT2以上のときのみに動作する。即ち、MOSFET
（TN）のゲート電位を引き下げる必要があるのは、出力
側の電位が高く、MOSFET（TN）がオンしているときであ
り、出力側の電位が低下したときにはINが小さくなるた
めにMOSFET（TN）のゲート電位を引き下げると動作速度
の低下を招くことから、出力側の電位が低下したときに
は電位制御回路（10N）の動作が停止される。
第３図は本発明の他の実施例の回路図である。この図に
於いて一対のMOSFET（TP）（TN）及びインバータ（２）
（３）は第４図と同一である。電源側のＰチャンネル型
MOSFET（TP）のゲートに接続された１段目のインバータ
（3a）と２段目のインバータ（3b）との間のＡ点には、
３つのＰチャンネル型MOSFET（TP2）（TP3）（TP4）が
直列に接続され、その端部には電源が接続される。MOSF
ET（TP2）のゲートはそのドレインに接続され、MOSFET
（TP3）のゲートは保護抵抗（５）を介して出力端子
（１）に接続され、さらに、MOSFET（TP4）のゲートは
接地される。３段目のインバータ（3c）の出力側のＢ
点、即ちMOSFET（TP）のゲートにはＮチャンネル型MOSF
ET（TN5）とＰチャンネル型MOSFET（TP5）とが直列に接
続され、その端部が電源に接続される。MOSFET（TN5）
のゲートは電源に接続され、MOSFET（TP5）のゲートはM
OSFET（TP3）及び（TP4）の間の点Ｃに接続される。こ
れらMOSFET（TN2）〜（TN5）及び（TP5）に依りMOSFET
（TP）のゲート電位を制御する電位制御回路（10P）が
構成され、Ａ点の電位の変動に従ってMOSFET（TP5）の
ゲート電位が変化されてＢ点の電位が制御される。
於いて一対のMOSFET（TP）（TN）及びインバータ（２）
（３）は第４図と同一である。電源側のＰチャンネル型
MOSFET（TP）のゲートに接続された１段目のインバータ
（3a）と２段目のインバータ（3b）との間のＡ点には、
３つのＰチャンネル型MOSFET（TP2）（TP3）（TP4）が
直列に接続され、その端部には電源が接続される。MOSF
ET（TP2）のゲートはそのドレインに接続され、MOSFET
（TP3）のゲートは保護抵抗（５）を介して出力端子
（１）に接続され、さらに、MOSFET（TP4）のゲートは
接地される。３段目のインバータ（3c）の出力側のＢ
点、即ちMOSFET（TP）のゲートにはＮチャンネル型MOSF
ET（TN5）とＰチャンネル型MOSFET（TP5）とが直列に接
続され、その端部が電源に接続される。MOSFET（TN5）
のゲートは電源に接続され、MOSFET（TP5）のゲートはM
OSFET（TP3）及び（TP4）の間の点Ｃに接続される。こ
れらMOSFET（TN2）〜（TN5）及び（TP5）に依りMOSFET
（TP）のゲート電位を制御する電位制御回路（10P）が
構成され、Ａ点の電位の変動に従ってMOSFET（TP5）の
ゲート電位が変化されてＢ点の電位が制御される。
次に動作について説明する。
入力データDataが「０」から「１」に反転するとき、MO
SFET（TP）はオフからオンへ、MOSFET（TN）はオンから
オフに夫々反転する。MOSFET（TP）がオンすると電源か
ら外部負荷に電流IPが流れる。このとき、Ｃ点の電位VC
と電源電圧VDDとの差がMOSFET（TP5）の閾値VP5より小
さい場合（VDD−VC＜VP5）にはMOSFET（TP5）がオフ状
態となり、MOSFET（TP）は電位制御回路（10P）のない
場合と同様に動作する。
SFET（TP）はオフからオンへ、MOSFET（TN）はオンから
オフに夫々反転する。MOSFET（TP）がオンすると電源か
ら外部負荷に電流IPが流れる。このとき、Ｃ点の電位VC
と電源電圧VDDとの差がMOSFET（TP5）の閾値VP5より小
さい場合（VDD−VC＜VP5）にはMOSFET（TP5）がオフ状
態となり、MOSFET（TP）は電位制御回路（10P）のない
場合と同様に動作する。
VCとVDDとの差がVP5より大きい場合（VDD−VC≧VP5）、
MOSFET（TP5）がオンし、Ｂ点の電位VBはMOSFET（TP5）
（TN5）及び３段目のインバータを構成するＮチャンネ
ル型MOSFETのバランスに応じて変化する。従って、MOSF
ET（TP）のゲート電位が引き上げられてMOSFET（TP）の
オン抵抗が高くなり、IPが抑圧される。MOSFET（TN5）
は、MOSFET（TP5）がオンしたときにVBを補償するもの
で、MOSFET（TP5）よりβが小さく設定されている。
MOSFET（TP5）がオンし、Ｂ点の電位VBはMOSFET（TP5）
（TN5）及び３段目のインバータを構成するＮチャンネ
ル型MOSFETのバランスに応じて変化する。従って、MOSF
ET（TP）のゲート電位が引き上げられてMOSFET（TP）の
オン抵抗が高くなり、IPが抑圧される。MOSFET（TN5）
は、MOSFET（TP5）がオンしたときにVBを補償するもの
で、MOSFET（TP5）よりβが小さく設定されている。
VCは、MOSFET（TP2）（TP3）（TP4）及び１段目のイン
バータ（3a）を構成するＮチャンネル型MOSFETのバラン
スで決まるもので、接地レベルが変動すると、それに追
従して変動する。即ち、各MOSFET（TP2）（TP3）
（TP4）のβの比の設定に依り、Ａ点の電位VAが所定の
レベルになったときにVCとVDDとの差がVP5となるように
構成し、電位制御回路（10P）の動作点を決定する。従
って、第１図の場合と同様に電位制御回路（10P）の動
作点を境にして動作点まではIPが抑圧されず、動作点を
超えるとIPが抑圧される。
バータ（3a）を構成するＮチャンネル型MOSFETのバラン
スで決まるもので、接地レベルが変動すると、それに追
従して変動する。即ち、各MOSFET（TP2）（TP3）
（TP4）のβの比の設定に依り、Ａ点の電位VAが所定の
レベルになったときにVCとVDDとの差がVP5となるように
構成し、電位制御回路（10P）の動作点を決定する。従
って、第１図の場合と同様に電位制御回路（10P）の動
作点を境にして動作点まではIPが抑圧されず、動作点を
超えるとIPが抑圧される。
また、電位制御回路（10P）の動作は、出力側の電位が
所定の電位まで降下するとMOSFET（TP3）がオフせしめ
られるため、出力側が低電位のときのみに限られる。従
って、出力側の電位がVDDに近づくとIPの抑圧動作は解
消される。
所定の電位まで降下するとMOSFET（TP3）がオフせしめ
られるため、出力側が低電位のときのみに限られる。従
って、出力側の電位がVDDに近づくとIPの抑圧動作は解
消される。
尚、本実施例に於いては、Ｐチャンネル型MOSFET（TP）
側或いはＮチャンネル型MOSFET（TN）側の一方に電位制
御回路（10P）（10N）を設ける場合を例示したが、両MO
SFET（TP）（TN）側に電位制御回路（10P）（10N）を設
けることで、IN及びIPの抑圧が可能である。
側或いはＮチャンネル型MOSFET（TN）側の一方に電位制
御回路（10P）（10N）を設ける場合を例示したが、両MO
SFET（TP）（TN）側に電位制御回路（10P）（10N）を設
けることで、IN及びIPの抑圧が可能である。
（ト）発明の効果 本発明に依れば、電源電圧が極端に高くなった場合等の
特定の期間にのみ出力側のMOSトランジスタのゲート電
位が制御されてオン抵抗が高くなるように構成したこと
で、出力側に流れる電流が抑圧されるため、接地レベル
の上昇や電源電圧の効果が防止されて内部回路の誤動作
の防止が図れると共に、電源電圧の変動に対しても正常
な動作が保証され、信頼性の向上が望める。
特定の期間にのみ出力側のMOSトランジスタのゲート電
位が制御されてオン抵抗が高くなるように構成したこと
で、出力側に流れる電流が抑圧されるため、接地レベル
の上昇や電源電圧の効果が防止されて内部回路の誤動作
の防止が図れると共に、電源電圧の変動に対しても正常
な動作が保証され、信頼性の向上が望める。
第１図乃至第３図は本発明出力バッファ回路に係り、第
１図は一実施例の回路図、第２図は第１図の特性を示す
図、第３図は他の実施例の回路図である。第４図は従来
の出力バッファ回路の回路図、第５図は出力バッファ回
路の出力側に流れる電流の変化を示す図、第６図は第１
図の特性を示す図である。 （１）……出力端子、（２）（３）……インバータ、
（TN），（TN1）〜（TN5）……Ｎチャンネル型MOSFET、
（TP），（TP1）〜（TP5）……Ｐチャンネル型MOSFET、
（10N）（10P）……電圧制御回路。
１図は一実施例の回路図、第２図は第１図の特性を示す
図、第３図は他の実施例の回路図である。第４図は従来
の出力バッファ回路の回路図、第５図は出力バッファ回
路の出力側に流れる電流の変化を示す図、第６図は第１
図の特性を示す図である。 （１）……出力端子、（２）（３）……インバータ、
（TN），（TN1）〜（TN5）……Ｎチャンネル型MOSFET、
（TP），（TP1）〜（TP5）……Ｐチャンネル型MOSFET、
（10N）（10P）……電圧制御回路。
Claims (2)
- 【請求項１】電源と接地との間に一対のＰチャンネル型
及びＮチャンネル型のMOSトランジスタが直列に接続さ
れ、両MOSトランジスタの接続点が出力端子に接続され
ると共に、直列接続された複数段のインバータが各MOS
トランジスタのゲートに夫々接続されてなる出力バッフ
ァ回路に於いて、上記Ｎチャンネル型のMOSトランジス
タのゲートに接続されるインバータ列の最終段から偶数
段目のインバータの入力側と接地との間にＮチャンネル
型の第１及び第２のMOSトランジスタが直列に接続さ
れ、第１のMOSトランジスタのゲートが上記出力端子に
接続されると共に第２のMOSトランジスタのゲートが電
源に接続される第１の電位制御手段と、上記Ｎチャンネ
ル型のMOSトランジスタのゲートに接続されるインバー
タ列の最終段のインバータの出力側と接地との間にＰチ
ャンネル型の第３のMOSトランジスタ及びＮチャンネル
型の第４のMOSトランジスタが直列に接続され、第３のM
OSトランジスタのゲートが接地されると共に第４のMOS
トランジスタのゲートが上記第１及び第２のMOSトラン
ジスタの間に接続される第２の電位制御手段と、を備え
たことを特徴とする出力バッファ回路。 - 【請求項２】電源と接地との間に一対のＰチャンネル型
及びＮチャンネル型のMOSトランジスタが直列に接続さ
れ、両MOSトランジスタの接続点が出力端子に接続され
ると共に、直列接続された複数段のインバータが各MOS
トランジスタのゲートに夫々接続されてなる出力バッフ
ァ回路に於いて、上記Ｐチャンネル型のMOSトランジス
タのゲートに接続されるインバータ列の最終段から偶数
段目のインバータの入力側と電源との間にＰチャンネル
型の第１及び第２のMOSトランジスタが直列に接続さ
れ、第１のMOSトランジスタのゲートが上記出力端子に
接続されると共に第２のMOSトランジスタのゲートが接
地される第１の電位制御手段と、上記Ｐチャンネル型の
MOSトランジスタのゲートに接続されるインバータ列の
最終段のインバータの出力側と電源との間にＮチャンネ
ル型の第３のMOSトランジスタ及びＰチャンネル型の第
４のMOSトランジスタが直列に接続され、第３のMOSトラ
ンジスタのゲートが電源に接続されると共に第４のMOS
トランジスタのゲートが上記第１及び第２のMOSトラン
ジスタの間に接続される第２の電位制御手段と、を備え
たことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153272A JPH0783249B2 (ja) | 1989-06-15 | 1989-06-15 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153272A JPH0783249B2 (ja) | 1989-06-15 | 1989-06-15 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319423A JPH0319423A (ja) | 1991-01-28 |
| JPH0783249B2 true JPH0783249B2 (ja) | 1995-09-06 |
Family
ID=15558837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153272A Expired - Fee Related JPH0783249B2 (ja) | 1989-06-15 | 1989-06-15 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783249B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0003499D0 (en) | 2000-02-15 | 2000-04-05 | Sgs Thomson Microelectronics | Circuit for providing a control signal |
-
1989
- 1989-06-15 JP JP1153272A patent/JPH0783249B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319423A (ja) | 1991-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |