JPH0783258B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH0783258B2 JPH0783258B2 JP1138709A JP13870989A JPH0783258B2 JP H0783258 B2 JPH0783258 B2 JP H0783258B2 JP 1138709 A JP1138709 A JP 1138709A JP 13870989 A JP13870989 A JP 13870989A JP H0783258 B2 JPH0783258 B2 JP H0783258B2
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- Japan
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- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は周波数変動に対して有効な位相同期回路に関す
る。
る。
従来、この種の位相同期回路として、例えば第５図に示
すように、カウンタ1,カウンタ2,位相比較器3,ループフ
ィルタ4,直流増幅器5,電圧制御発振器６でループを構成
したものが提案されている。この位相同期回路では、入
力端子INからの入力信号をカウンタ１にて分周した信号
Ａと、電圧制御発振器６からの出力信号をカウンタ２に
て分周した信号Ｂとを位相比較器３にて位相比較する。
そして、この位相比較出力をループフィルタ４を通し、
かつ直流増幅器５で増幅した出力により電圧制御発振器
６の発振周波数を制御することにより、信号Ａに位相同
期した信号Ｂを出力端子OUTから得ることができる。
すように、カウンタ1,カウンタ2,位相比較器3,ループフ
ィルタ4,直流増幅器5,電圧制御発振器６でループを構成
したものが提案されている。この位相同期回路では、入
力端子INからの入力信号をカウンタ１にて分周した信号
Ａと、電圧制御発振器６からの出力信号をカウンタ２に
て分周した信号Ｂとを位相比較器３にて位相比較する。
そして、この位相比較出力をループフィルタ４を通し、
かつ直流増幅器５で増幅した出力により電圧制御発振器
６の発振周波数を制御することにより、信号Ａに位相同
期した信号Ｂを出力端子OUTから得ることができる。
上述した従来の位相同期回路は、外部入力信号に周波数
変動がなければ、信号Ａと信号Ｂとの位相差は零にする
ことができるが、外部入力信号の周波数がΔｆ変動する
と、信号Ａと信号Ｂとの間には、同期状態において２π
Δf/K（rad）〔K:ループゲイン〕の定常位相誤差が発生
する。
変動がなければ、信号Ａと信号Ｂとの位相差は零にする
ことができるが、外部入力信号の周波数がΔｆ変動する
と、信号Ａと信号Ｂとの間には、同期状態において２π
Δf/K（rad）〔K:ループゲイン〕の定常位相誤差が発生
する。
このため、従来の位相同期回路では、ループゲインを高
くすることで入力周波数変動に対する定常位相誤差を小
さくすることはできるが、これを零にすることは不可能
であり、完全な位相同期を行うことができないという問
題がある。
くすることで入力周波数変動に対する定常位相誤差を小
さくすることはできるが、これを零にすることは不可能
であり、完全な位相同期を行うことができないという問
題がある。
本発明は周波数変動が生じる場合でも位相同期を達成す
ることができる位相同期回路を提供することを目的とす
る。
ることができる位相同期回路を提供することを目的とす
る。
本発明の位相同期回路は、電圧制御発振器を用いた位相
同期回路に、入力信号と電圧制御発振器の位相誤差を検
出する検出器と、この位相誤差を高速クロックを計数す
ることでディジタル値として検出するカウンタと、この
ディジタル値をラッチするラッチ回路と、ラッチされた
ディジタル値を積分する積分器と、積分されたディジタ
ル値をアナログ変換するD/A変換器と、アナログ化され
た位相誤差を前記電圧制御発振器の制御用電圧にオフセ
ット量として加える加算器とを付加し、かつ位相誤差を
検出する手段は、入力信号と電圧制御発振器の出力信号
とをセット信号とリセット信号のいずれかとして選択す
るセレクタと、前記したカウンタの計数値が上限を越え
たときに該カウンタから出力されるオーバフローキャリ
ー信号に基づいて加減極性信号を生成し、この信号を前
記セレクタに供給して該セレクタでの選択を行わせる1/
2分周器と、前記オーバフローキャリー信号と前記セレ
クタのリセット信号とをリセット入力とし、前記セレク
タのセット信号をセット入力としてリセットパルスとセ
ットパルスとを前記カウンタに出力するセット・リセッ
ト回路とを含んでおり、かつ前記リセット信号をラッチ
信号としてラッチ回路へ送出し、前記リセット信号とオ
ーバーフローキャリー信号に基づいてロード信号を生成
して前記カウンタへ送出し、前記加減極性信号を前記積
分器に送出し得るような構成としている。
同期回路に、入力信号と電圧制御発振器の位相誤差を検
出する検出器と、この位相誤差を高速クロックを計数す
ることでディジタル値として検出するカウンタと、この
ディジタル値をラッチするラッチ回路と、ラッチされた
ディジタル値を積分する積分器と、積分されたディジタ
ル値をアナログ変換するD/A変換器と、アナログ化され
た位相誤差を前記電圧制御発振器の制御用電圧にオフセ
ット量として加える加算器とを付加し、かつ位相誤差を
検出する手段は、入力信号と電圧制御発振器の出力信号
とをセット信号とリセット信号のいずれかとして選択す
るセレクタと、前記したカウンタの計数値が上限を越え
たときに該カウンタから出力されるオーバフローキャリ
ー信号に基づいて加減極性信号を生成し、この信号を前
記セレクタに供給して該セレクタでの選択を行わせる1/
2分周器と、前記オーバフローキャリー信号と前記セレ
クタのリセット信号とをリセット入力とし、前記セレク
タのセット信号をセット入力としてリセットパルスとセ
ットパルスとを前記カウンタに出力するセット・リセッ
ト回路とを含んでおり、かつ前記リセット信号をラッチ
信号としてラッチ回路へ送出し、前記リセット信号とオ
ーバーフローキャリー信号に基づいてロード信号を生成
して前記カウンタへ送出し、前記加減極性信号を前記積
分器に送出し得るような構成としている。
この構成では、入力信号に生じた周波数変動に伴う位相
誤差を位相誤差検出器で検出し、この位相誤差をディジ
タル値で積分し、かつこれをアナログ量に変換して電圧
制御発振器の制御電圧に加えることで、入力信号の周波
数変動に対応して電圧制御発振器の発振周波数を制御で
き、位相誤差を零にして位相同期を実現する。
誤差を位相誤差検出器で検出し、この位相誤差をディジ
タル値で積分し、かつこれをアナログ量に変換して電圧
制御発振器の制御電圧に加えることで、入力信号の周波
数変動に対応して電圧制御発振器の発振周波数を制御で
き、位相誤差を零にして位相同期を実現する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、第５図
と同一部分には同一符号を付してある。ここでは、第５
図の位相同期回路に加えて、位相誤差検出器7,カウンタ
8,高速クロック発生器9,ラッチ回路10,積分器11,D/A変
換器12,加算器13を付設し、かつこの加算器13を前記直
流増幅器５と電圧制御発振器６との間に介挿している。
と同一部分には同一符号を付してある。ここでは、第５
図の位相同期回路に加えて、位相誤差検出器7,カウンタ
8,高速クロック発生器9,ラッチ回路10,積分器11,D/A変
換器12,加算器13を付設し、かつこの加算器13を前記直
流増幅器５と電圧制御発振器６との間に介挿している。
前記位相誤差検出器７は、第２図に示すように、セレク
タ71,セット・リセット回路（SRフリップフロップ）72,
1/2分周器73,オアゲート74,ナンドゲート75で構成され
る。そして、この位相誤差検出器７は、A,Bの各信号を
セレクタ71によって切り換えてセット・リセット回路72
の各セット入力，リセット入力とする。また、この位相
誤差検出器７からは、加減極性信号C,ラッチ信号D,ロー
ド信号F,セット・リセット出力信号Ｇを出力でき、かつ
カウンタ８からはオーバフローキャリー信号Ｅが入力さ
れる。
タ71,セット・リセット回路（SRフリップフロップ）72,
1/2分周器73,オアゲート74,ナンドゲート75で構成され
る。そして、この位相誤差検出器７は、A,Bの各信号を
セレクタ71によって切り換えてセット・リセット回路72
の各セット入力，リセット入力とする。また、この位相
誤差検出器７からは、加減極性信号C,ラッチ信号D,ロー
ド信号F,セット・リセット出力信号Ｇを出力でき、かつ
カウンタ８からはオーバフローキャリー信号Ｅが入力さ
れる。
前記カウンタ８は、前記ロード信号Ｆとセット・リセッ
ト出力信号Ｇに基づいて、セット，リセット間において
高速クロック発生器９で発生された高速クロックＨを計
数する。
ト出力信号Ｇに基づいて、セット，リセット間において
高速クロック発生器９で発生された高速クロックＨを計
数する。
前記ラッチ回路10は、前記ラッチ信号Ｄに基づいて、前
記カウンタ８で計数したクロック数をラッチする。
記カウンタ８で計数したクロック数をラッチする。
前記積分器11は、ラッチされたクロックを加減極性信号
Ｃにより加算或いは減算して積分し、結果として位相誤
差を平均化する。
Ｃにより加算或いは減算して積分し、結果として位相誤
差を平均化する。
D/A変換器12は、積分されたディジタル値をアナログ量
に変換する。
に変換する。
加算器13は、この変換されたアナログ量を、前記直流増
幅器５から電圧制御発振器６に出力される電圧にオフセ
ット量として加算し、電圧制御発振器６を制御する電圧
を調整する。
幅器５から電圧制御発振器６に出力される電圧にオフセ
ット量として加算し、電圧制御発振器６を制御する電圧
を調整する。
この構成において、入力端子INからの入力周波数fiのク
ロックをカウンタ１にて1/2n（ｎは整数）した信号Ａ
と、電圧制御発振器６の出力周波数f0をカウンタ２にて
1/2m（ｍは整数）した信号Ｂの位相同期回路においてfi
/2n＝fo/2mの場合には、同期確立後では信号Ａと信号Ｂ
の位相は一致する。
ロックをカウンタ１にて1/2n（ｎは整数）した信号Ａ
と、電圧制御発振器６の出力周波数f0をカウンタ２にて
1/2m（ｍは整数）した信号Ｂの位相同期回路においてfi
/2n＝fo/2mの場合には、同期確立後では信号Ａと信号Ｂ
の位相は一致する。
ところが、入力周波数が変動し、fi＋Δｆ（Δｆは入力
周波数変動）となった場合、変常位相誤差の発生によ
り、Δθ＝２πΔf/K（Δθは位相誤差rad）の位相差を
生じる。
周波数変動）となった場合、変常位相誤差の発生によ
り、Δθ＝２πΔf/K（Δθは位相誤差rad）の位相差を
生じる。
そこで、信号Ａ及びＢをそれぞれ位相誤差検出器７のセ
レクタ71に入力させる。セレクタ71は、その選択した出
力状態を1/2分周器73を通して得られる加減極性信号Ｃ
によりフィードバック的に動作され、セット・リセット
回路72のセットパルス及びリセットパルスを信号Ａと信
号Ｂのいずれにするかの選択を行う。
レクタ71に入力させる。セレクタ71は、その選択した出
力状態を1/2分周器73を通して得られる加減極性信号Ｃ
によりフィードバック的に動作され、セット・リセット
回路72のセットパルス及びリセットパルスを信号Ａと信
号Ｂのいずれにするかの選択を行う。
即ち、これを詳述すると、今、第３図に示すように、信
号Ａをセット，信号Ｂをリセットに選ぶ時の信号ＡとＢ
の状態を同図Ｐに示し、信号Ｂをセット，信号Ａをリセ
ットに選ぶ時の信号ＡとＢの状態を同図Ｑに示す。この
時、セット・リセット回路72の出力はP,Q共に状態１の
ようになるが、初期状態においては、1/2分周器73の出
力信号は正転、反転の２通りの位相あいまい度があり、
これによりセレクタ71の選択信号も不定となるためいず
れがセットパルス，リセットパルスになるかは不定であ
り、セット・リセット回路の出力は状態２となる場合が
ある そこでこれを解決するために、第４図に示すように、カ
ウンタ８の計数値に上限をもたせ、カウンタ８が高速ク
ロックＨを計数した時の計数値を上限値と比較し、この
上限値を越えた際はオーバフローキャリー信号Ｅによっ
てセレクタ71を切り換え、同時にセット・リセット回路
72及びカウンタ８をリセットすることでセット・リセッ
ト回路72の出力を常に状態１にすることができる。
号Ａをセット，信号Ｂをリセットに選ぶ時の信号ＡとＢ
の状態を同図Ｐに示し、信号Ｂをセット，信号Ａをリセ
ットに選ぶ時の信号ＡとＢの状態を同図Ｑに示す。この
時、セット・リセット回路72の出力はP,Q共に状態１の
ようになるが、初期状態においては、1/2分周器73の出
力信号は正転、反転の２通りの位相あいまい度があり、
これによりセレクタ71の選択信号も不定となるためいず
れがセットパルス，リセットパルスになるかは不定であ
り、セット・リセット回路の出力は状態２となる場合が
ある そこでこれを解決するために、第４図に示すように、カ
ウンタ８の計数値に上限をもたせ、カウンタ８が高速ク
ロックＨを計数した時の計数値を上限値と比較し、この
上限値を越えた際はオーバフローキャリー信号Ｅによっ
てセレクタ71を切り換え、同時にセット・リセット回路
72及びカウンタ８をリセットすることでセット・リセッ
ト回路72の出力を常に状態１にすることができる。
この選択の結果、セレクタ71の選択と同時にリセット信
号或いはオーバフローキャリー信号Ｅを利用してラッチ
信号D,ロード信号Ｆが得られ、それぞれラッチ回路10,
カウンタ８に出力される。また、セット・リセット回路
72からはセット信号によりセット・リセット出力信号Ｇ
が得られ、カウンタ８に出力される。
号或いはオーバフローキャリー信号Ｅを利用してラッチ
信号D,ロード信号Ｆが得られ、それぞれラッチ回路10,
カウンタ８に出力される。また、セット・リセット回路
72からはセット信号によりセット・リセット出力信号Ｇ
が得られ、カウンタ８に出力される。
しかる上で、カウンタ８で高速クロックＨを計数すれ
ば、位相誤差をディジタル値として得ることができる。
そして、このディジタル値を積分器11に入力し、ここで
加減極性信号Ｃに基づいて加算又は減算を行なう。この
積分器11は以前の状態を保持すると共に、ディジタル
値、即ち位相誤差を平均化する。そして、この積分器11
出力はD/A変換器12にてアナログ値に変換され、加算器1
3にて直流増幅器５の出力に加算される。
ば、位相誤差をディジタル値として得ることができる。
そして、このディジタル値を積分器11に入力し、ここで
加減極性信号Ｃに基づいて加算又は減算を行なう。この
積分器11は以前の状態を保持すると共に、ディジタル
値、即ち位相誤差を平均化する。そして、この積分器11
出力はD/A変換器12にてアナログ値に変換され、加算器1
3にて直流増幅器５の出力に加算される。
電圧制御発振器６では、位相誤差に対応する電圧がオフ
セットとして加えられた制御電圧によって制御され、そ
のフリーラン周波数を入力周波数変動に追従させること
ができる。これにより、入力信号の周波数変動にかかわ
らず、位相誤差を零にすることが可能となる。
セットとして加えられた制御電圧によって制御され、そ
のフリーラン周波数を入力周波数変動に追従させること
ができる。これにより、入力信号の周波数変動にかかわ
らず、位相誤差を零にすることが可能となる。
以上説明したように本発明は、電圧制御発振器を用いた
位相同期回路に、位相誤差検出器，カウンタ，積分器,D
/A変換器，加算器等を付設しているので、入力信号に生
じた周波数変動に伴う位相誤差を位相誤差検出器で検出
し、この位相誤差をディジタル値で積分しかつアナログ
量に変換した上で電圧制御発振器の制御電圧に加えるこ
とができ、これにより入力信号の周波数変動に対応して
電圧制御発振器の発振周波数を制御することが可能とな
り、位相誤差を零にして位相同期を実現することができ
る効果がある。
位相同期回路に、位相誤差検出器，カウンタ，積分器,D
/A変換器，加算器等を付設しているので、入力信号に生
じた周波数変動に伴う位相誤差を位相誤差検出器で検出
し、この位相誤差をディジタル値で積分しかつアナログ
量に変換した上で電圧制御発振器の制御電圧に加えるこ
とができ、これにより入力信号の周波数変動に対応して
電圧制御発振器の発振周波数を制御することが可能とな
り、位相誤差を零にして位相同期を実現することができ
る効果がある。
また、位相誤差を検出器では、セレクタにおいて入力信
号と電圧制御発振器の出力信号のいずれかをセット信号
またはリセット信号として選択し、この選択されたセッ
ト信号とリセット信号をカウンタに送出してディジタル
値を計数させ、かつ同時に検出器からはラッチ信号、ロ
ード信号、加減極性信号をそれぞれラッチ回路、カウン
タ、積分器に送出することで、これらの信号による各部
のタイミング動作によって入力信号と電圧制御発振の出
力信号の位相誤差を正確に検出し、前記した位相誤差を
零にする位相同期を高精度に実行することができる。
号と電圧制御発振器の出力信号のいずれかをセット信号
またはリセット信号として選択し、この選択されたセッ
ト信号とリセット信号をカウンタに送出してディジタル
値を計数させ、かつ同時に検出器からはラッチ信号、ロ
ード信号、加減極性信号をそれぞれラッチ回路、カウン
タ、積分器に送出することで、これらの信号による各部
のタイミング動作によって入力信号と電圧制御発振の出
力信号の位相誤差を正確に検出し、前記した位相誤差を
零にする位相同期を高精度に実行することができる。
第１図は本発明の一実施例のブロック図、第２図は位相
誤差検出器の回路図、第３図はセット・リセット回路の
出力状態を示す信号波形図、第４図はセット・リセット
回路の出力状態を設定するための原理を示す信号波形
図、第５図は従来の位相同期回路のブロック図である。 １……カウンタ、２……カウンタ、３……位相比較器、
４……ループフィルタ、５……直流増幅器、６……電圧
制御発振器、７……位相誤差検出器、８……カウンタ、
９……高速クロック発生器、10……ラッチ回路、11……
積分器、12……D/A変換器、13……加算器、71……セレ
クタ、72……セット・リセット回路、73……1/2分周
器、74……オアゲート、75……ナンドゲート。
誤差検出器の回路図、第３図はセット・リセット回路の
出力状態を示す信号波形図、第４図はセット・リセット
回路の出力状態を設定するための原理を示す信号波形
図、第５図は従来の位相同期回路のブロック図である。 １……カウンタ、２……カウンタ、３……位相比較器、
４……ループフィルタ、５……直流増幅器、６……電圧
制御発振器、７……位相誤差検出器、８……カウンタ、
９……高速クロック発生器、10……ラッチ回路、11……
積分器、12……D/A変換器、13……加算器、71……セレ
クタ、72……セット・リセット回路、73……1/2分周
器、74……オアゲート、75……ナンドゲート。
Claims (1)
- 【請求項１】入力信号と電圧制御発振器の出力信号との
位相を比較し、この位相差に基づいて前記電圧制御発振
器を制御する位相同期回路において、前記入力信号と電
圧制御発振器の位相誤差を検出する検出器と、この位相
誤差を高速クロックを計数することでディジタル値とし
て検出するカウンタと、このディジタル値をラッチする
ラッチ回路と、ラッチされたディジタル値を積分する積
分器と、積分されたディジタル値をアナログ変換するD/
A変換器と、アナログ化された位相誤差を前記電圧制御
発振器の制御用電圧にオフセット量として加える加算器
とを備え、前記位相誤差の検出器は、前記入力信号と電
圧制御発振器の出力信号とをセット信号とリセット信号
のいずれかとして選択するセレクタと、前記カウンタの
計数値が上限を越えたときに該カウンタから出力される
オーバフローキャリー信号に基づいて加減極性信号を生
成し、この信号を前記セレクタに供給して該セレクタで
の選択を行わせる1/2分周器と、前記オーバフローキャ
リー信号と前記セレクタのリセット信号とをリセット入
力とし、前記セレクタのセット信号をセット入力として
リセットパルスとセットパルスとを前記カウンタに出力
するセット・リセット回路とを含み、かつ前記リセット
信号をラッチ信号として前記ラッチ回路へ送出し、前記
リセット信号とオーバーフローキャリー信号に基づいて
ロード信号を生成して前記カウンタへ送出し、前記加減
極性信号を前記積分器に送出し得るように構成したこと
を特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138709A JPH0783258B2 (ja) | 1989-05-31 | 1989-05-31 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138709A JPH0783258B2 (ja) | 1989-05-31 | 1989-05-31 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH034619A JPH034619A (ja) | 1991-01-10 |
| JPH0783258B2 true JPH0783258B2 (ja) | 1995-09-06 |
Family
ID=15228294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138709A Expired - Fee Related JPH0783258B2 (ja) | 1989-05-31 | 1989-05-31 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783258B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101332732B1 (ko) * | 2006-10-25 | 2013-11-25 | 오토리브 디벨로프먼트 에이비 | 경적 작동기 및 경적 작동기를 포함하는 자동차용 안전 장치 |
| CN115825560B (zh) * | 2023-02-17 | 2023-05-23 | 青岛鼎信通讯股份有限公司 | 一种基于频率跟踪技术的低压电网智能核相方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930314A (ja) * | 1972-07-18 | 1974-03-18 |
-
1989
- 1989-05-31 JP JP1138709A patent/JPH0783258B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH034619A (ja) | 1991-01-10 |
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