JPS61270922A - エラ−訂正符号の復号装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルビデオ信号を回転ヘッドにより
磁気テープに記録し、また、磁気テープからディジタル
ビデオ信号を回転ヘッドにより再生する構成のディジタ
ルＶＴＲのエラー訂正符号の復号装置に使用して好適な
復号装置に関する。

〔発明の概要〕

この発明は、ディジタルデータの２次元配列の互いに異
なる２つの方向例えば横方向及び縦方向の夫々に第１の
エラー訂正符号（外符号と称する）及び第２のエラー訂
正符号（内符号と称する）の符号化がなされたエラー訂
正符号の復号装置において、 内符号の復号装置１２により復号された出力を大容量の
メモリ１３に供給し、このメモリ１３により、ディジタ
ルデータの時系列を外符号のデータ系列に変換し、メモ
リの出力を外符号の復号装置１４に供給することにより
、このメモリ１３を外符号のデータ系列への変換のみな
らず、ディシャフリング及び変速再生時のデータの復元
にも兼用することを可能としたもののエラー情報の処理
に関する。

この発明は、メモリ１３から外符号の復号装置１４にエ
ラー情報が出力されることに注目し、ディジタルＶＴＲ
の再生動作によって、エラー情報の処理の制御を変える
ものである。つまり、この発明は、通常再生時或いはス
ローモーション再生時には、内符号の復号結果のデータ
及びエラーフラグを外符号の復号装置に供給し、高速再
生時には、内符号の符号により、エラーが検出されたデ
ータの書き込みを禁止し、エラーが無い再生データのみ
をバッファメモリに書き込むと共に、以前に再生された
データか、新たに再生されたデータかを区別するフラグ
を形成するようにしたものである。

〔従来の技術〕

ディジタルビデオ信号の記録／再生を行うディジタルＶ
ＴＲにおいて、ドロップアウト等によるバーストエラー
に対して有効なエラー訂正符号として、データの２次元
配列に対して、横方向及び縦方向の夫々の符号化を行う
積符号が知られている。

第７図は、積符号をエラー訂正符号として用いた従来の
ディジタルＶＴＲの再生回路の構成を示す。磁気テープ
３８から回転ヘッド３７により再生されたディジタル信
号が図示せずも回転トランスを介して再生入力部４１に
供給される。再生入力部４１には、クロック再生用のＰ
ＬＬ回路、直列−並列変換回路、ブロック同期信号検出
回路。

アドレス再生回路等が設けられている。再生入力部４１
の出力が内符号のデコーダ４・２に供給され、内符号の
復号処理が行われる。

再生データの時系列は、内符号のデータ系列の順序と一
致している。従って、内符号のデコーダ４２では、デー
タの並び替えを行う必要がない。

内符号により訂正された再生データが外符号のデコーダ
４３及びマルチプレクサ４４の一方の入力に供給され、
デコーダ４３により外符号の復号処理を受ける。マルチ
プレクサ４４の他方の入力には、外復号のデコーダ４３
の出力が供給されている。このマルチプレクサ４４は、
通常再生時には、外符号のデコーダ４３の出力を選択し
て出力し、変速再生時には、外符号のデコーダ４３をバ
イパスする。

外符号のデコーダ４３の出力には、内符号及び外符号の
夫々のエラー訂正処理がなされたディジタルデータが得
られる。このディジタルデータがマルチプレクサ４４を
介して大容量のバッファメモリ４５に書き込まれる。こ
のバッファメモリ４５は、例えば３フイ一ルド分のディ
ジタルデータを記憶することができる。

バッファメモリ４５への書き込みは、内符号の符号ブロ
ックの２個毎に付加されているブロックアドレスに従っ
てなされる。バッファメモリ４５は、磁気テープ３８に
形成されているトラックの傾きと回転ヘッド３７の走査
軌跡の傾きとが一致しなくなる変速再生時のデータ処理
のために設けられている。変速再生時には、データが断
片的に再生され、バッファメモリ４５に記憶されるデー
タも断片的なものとなる。バッファメモリ４５では、断
片的に再生されるデータの同一フィールドのもの同士を
まとめて出力する。変速再生時では、外符号の符号ブロ
ックを形成するデータがそろわないために、マルチプレ
クサ４４により、外符号のデコーダ４３がバイパスされ
、外符号の復号がなされない。

バッファメモリ４５から読み出された出力がディシャフ
リング回路４６に供給される。ディシャフリング回路４
６は、データ系列の順序を元の順序に戻すために、記録
回路に設けられているシャフリング回路と逆のデータの
並び替えの処理を行う。シャフリングした状態で記録／
再生を行い、ディシャフリングを施すことにより、エラ
ーが１箇所に集中することが防止される。ディシャフリ
ング回路４６は、メモリにより構成されている。

このメモリの容量は、シャフリングの単位の長さに応じ
たものとなる。

ディシャフリング回路４６の出力がエラー修整回路４７
に供給される。エラー修整回路４７は、エラーサンプル
データをその周辺の正しいサンプルデータにより補間す
る。エラー修整回路４７の出力がＤ／Ａコンバータ４８
に供給され、出力端子４９にアナログ再生ビデオ信号が
得られる。

〔発明が解決しようとする問題点〕

上述の従来のエラー訂正装置の復号装置は、外符号のデ
コーダ４３において、内符号の系列から外符号の系列へ
の並び替えのために、大容量のメモリを必要とする欠点
があった。また、ディシャフリング回路４６において、
ディシャフリングの単位長に応じた容量のメモリが必要
とされる。

従って、この発明の目的は、内符号のデコーダと外符号
のデコーダとの間に、大容量のバッファメモリを配し、
このバッファメモリにより外符号系列への変換、ディシ
ャフリング及び変速再生時のデータ復元を兼用するよう
にしたエラー訂正符号の復号装置を提供することにある
。

また、従来の復号装置は、変速再生時に外符号の復号を
バイパスし、内符号の復号のみを行い、内符号の復号に
よりエラーが無いとされたデータのみをバッファメモリ
４５に書き込んでいた。特に、変速再生時には、再生デ
ータが断片的なものとなるため、バッファメモリ４５に
更新されずに残っている過去のデータが多（なる。この
ような過去のデータは、再生画質を劣下させるので、上
述のように、書き込まれたデータを一旦読み°出したら
、過去のデータであることを示すフラグを発生させてい
た。

しかしながら、バッファメモリを内符号のデコーダ及び
外符号のデコーダの間に配する構成の場合、従来のよう
に、内符号の復号の結果、エラーが残留している時に、
バッファメモリへの書き込みを禁止すると、内符号の符
号ブロックの中の一部のデータしかエラーでない場合で
も、その符号ブロック全体が書き込まれず、外符号のエ
ラー訂正能力を充分に引き出せない欠点があった。

従って、この発明の他の目的は、通常再生時或いはスロ
ーモーション再生時において、外符号の訂正能力を有効
に利用でき、エラー訂正能力の向上が図られたエラー訂
正符号の復号装置を提供することにある。

〔問題点を解決するための手段〕

この発明は、所定量のディジタルデータからなる２次元
配列の互いに異なる第１の方向及び第２の方向に位置す
るディジタルデータの系列の夫々に、第１のエラー訂正
符号（外符号）及び第２のエラー訂正符号（内符号）の
符号化がなされたエラー訂正符号の復号装置において、 内符号の復号を行う内符号のデコーダ１２と、内符号の
デコーダ１２の復号出力が供給され、復号出力の時系列
を外符号の系列に変換するバッファメモリと、バッファ
メモリの出力が供給される外符号の復号を行う外符号の
デコーダ１４と、バッファメモリから出力されるデータ
のエラー情報を記憶するフラグメモリと、通常再生時に
、内符号のデコーダ１２の復号出力及び復号出力のエラ
ー情報をフラグメモリに書き込み、高速再生時に、内符
号のデコーダ１２の復号出力のうちで、エラーでないデ
ータのみをフラグメモリに書き込むように制御する手段
を備えたことを特徴とするエラー訂正符号の復号装置で
ある。

〔作用〕

内符号のデコーダ１２と外符号のデコーダ１４との間に
バッファメモリを設け、このによって、内符号の系列か
ら外符号の系列への変換及びディシャフリングを行う。

従って、変速再生時のデータ復元とデータ系列の並び替
えとディシャフリングとをバッファメモリによって兼用
することができ、必要とするメモリ容量が減少し、ハー
ドウェアの規模が小さくなる。また、スローモーション
再生動作時に、再生データをバッファメモリに貯えるこ
とができるので、スローモーション再生動作時に、外符
号の復号が可能となる。

また、通常再生時及びスローモーション再生時には、内
符号のデコーダ１２により復号されたデータ及びエラー
情報をバッファメモリに記憶し、これらのデータ及びエ
ラー情報を外符号のデコーダ１４に出力している。従っ
て、外符号のエラー訂正能力を有効に利用することがで
き、エラー訂正能力を向上させることができる。

〔実施例〕

以下、この発明をディジタルＶＴＲのエラー訂正符号の
復号装置に適用した実施例について図面を参照して説明
する。この実施例の説明は、以下の順序に従ってなされ
る。

ａ、記録回路 す、再生回路 Ｃ，バッファメモリ１３の構成 ｄ、エラー情報の処理 ａ、記録回路 第３図は、この一実施例の記録回路の構成を示すもので
ある。１で示す入力端子からＡ／Ｄコンバータ２にアナ
ログビデオ信号が供給去れ、１サンプルが例えば８ビツ
トに量子化されたディジタルビデオ信号が形成され、こ
のディジタルビデオ信号が外符号のエンコーダ３に供給
される。外符号のエンコーダ３において、外符号例えば
（ｒＨ＋２、ｍ）リード・ソロモン符号の符号化がなさ
れる。

外符号のエンコーダ３からのディジタルビデオデータ及
び外符号のパリティシンボルがシャフリング回路４に供
給される。シャフリング回路４は、ディジタルビデオデ
ータの順序を変更することにより、変速再生時のような
エラーが多い時でも、エラーが集中することを防止する
ために設けられている。シャフリング回路４の出力デー
タが内符号のエンコーダ５に供給され、内符号例えば（
ｉ＋２．ｉ）リード・ソロモン符号の符号化がなされる
。この一実施例では、従来から知られている第５図に示
すような積符号を用いている。

つまり、ディジタルビデオデータの連続するｍ個のシン
ボル（サンプル）毎に外符号の符号化がなされ、２個の
パリティシンボルが生成され、この（ｍ＋２）個のシン
ボルにより、外符号の符号ブロックＢＯが形成される。

外符号の符号ブロックＢＯがｉ列並べられ、複数の外符
号の符号ブロックＢＯを横断するｉ個のシンボルに対し
て、内符号の符号化がなされる。（ｉ＋２）個のシンボ
ルからなる内符号ブロックＢＩが横方向にｎ個並べられ
、全体として、（（ｍ＋２）ｘｎ）個の内符号ブロック
ＢＩにより、積符号の単位が構成される。

内符号のエンコーダ５からの出力データが記録出力部６
に供給される。記録出力部６には、並列−直列変換器、
記録アンプ等が含まれている。記録出力部６からの記録
信号が回転トランス（図示せず）を介して回転ヘッド７
に供給され、磁気テープ８に記録される。

磁気テープ８に記録する場合には、第６図に示すように
、２個の内符号ブロックＢｌ（斜線がパリティを示す）
の先頭に同期信号５ＹＮＣ及びアドレスＡＤが付加され
て、１個の同期ブロックＢＳが構成される。実際には、
回転ヘッド７は、２個の回転ヘッドずつが１８０°の角
間隔で配された４個の回転ヘッドの構成とされている。

一方の回転ヘッドの対の１回の走査の後半区間と、他方
の回転ヘッドの対の１回の走査の前半区間とで形成され
るトランクに５０Ｈ（Ｈ：水平区間）分のカラービデオ
データを記録している。５０Ｈ分のデータの中で、１個
の回転ヘッドにより記録／再生されるデータ量により、
第５図に示す積符号のブロックが形成される。

ｂ、再生回路 磁気テープ８から回転へラド７により再生された信号は
、回転トランス（図示せず）を介して第４図に示すよう
に、再生入力部１１に供給される。

再生入力部１１には、再生データと同期しているクロッ
クを再生するＰＬＬ回路、直列−並列変換回路、ブロッ
ク同期検出回路、アドレス再生回路等が設けられている
。再生データの時系列は、内符号の時系列と対応してお
り、内符号のデコーダ１２に供給されることにより、内
符号の復号がなされる。内符号のデコーダ１２は、（ｉ
＋２゜ｉ）リード・ソロモン符号のエラー訂正及び残留
エラーの検出を行うものである。

内符号のデコーダ１２の出力データがバッファメモリ１
３に供給される。バッファメモリ１３は、後述するよう
にデータを記憶する大容量のバッファメモリとエラー情
報を記憶するフラグメモリとに構成されている。フラグ
メモリには、通常再生時及びスローモーション再生時に
、内符号のデコーダ１２の復号出力データと付随するエ
ラーフラグが記憶される。一方、高速再生時には、過去
のデータと新たな再生データとを区別するためのＮ１０
フラグがフラグメモリに記憶される。

バッファメモリ１３から出力される再生ビデオデータ及
びエラーフラグが外符号のデコーダ１４に供給される。

外符号のデコーダ１４は、（ｍ＋２、ｍ）リード・ソロ
モン符号の復号を行うものである。バッファメモリ１３
からの出力データの時系列は、外符号の系列であるため
、外符号のデコーダ１４には、内符号系列から外符号系
列への変換のためのメモリを設ける必要がない。この外
符号のデコーダ１４では、バッファメモリ１３から読み
出されたエラーフラグがエラー情報として扱われ、外符
号のデコーダ１４においては、１個の外符号のブロック
ＢＯ内の１個のエラーシンボルを訂正する通常のエラー
訂正又はエラーフラグを用いたポインタイレージヤ訂正
がなされる。

外符号のデコーダ１４の出力データがエラー修整回路１
５に供給される。エラー修整回路１５は、外符号のデコ
ーダ１４により訂正できないエラーデータを補間するた
めのものである。このエラー修整回路１５の出力データ
がＤ／Ａコンバータ１６を介して出力端子１７に取り出
される。磁気テープ８の速度が記録時より高速とされる
高速再生時では、外符号ブロックを構成するデータが殆
どそろわないために、内符号の復号のみがなされ、外復
号の復号が行われない。この場合には、エラー修整回路
１５だけで、エラーの修整がなされる。

Ｃ，バッファメモリ１３の構成 バッファメモリ１３について、第１図を参照して説明す
る。この第１図は、バッファメモリ１３として、ダイナ
ミックＲＡＭを用いた構成である。

第１図において、２１は、ディジタルビデオ信号を記憶
するバッファメモリであり、２２は、エラー情報を記憶
するフラグメモリであり、２３は、メモリ制御回路であ
る。バッファメモリ２１には、８個の直列−並列変換回
路２４Ａ、２４Ｂ、　　・・・２４Ｈを介された入力デ
ータが供給される。また、バッファメモリ２１の出力デ
ータは、８個の並列−直列変換回路２５Ａ、２５Ｂ、　
　・・・２５Ｈを介して取り出される。

入力データは、１サンプルデータの８ビット並列のもの
で、最上位ビットから順に１ビツトずつ、直列−並列変
換回路２４Ａ〜２４Ｈの夫々に供給される。直列−並列
変換回路２４Ａ〜２４Ｈの夫々からは、各ビット毎に１
５ビット並列とされたデータが形成される。バッファメ
モリ２１の１５ビア）並列の出力データの夫々が並列−
直列変換回路２５Ａ〜２５Ｈの夫々により、直列データ
とされ、８ビット並列の出力データが得られる。

フラグメモリ２２には、ラッチ２６からの１ビツトのエ
ラーフラグが供給され、フラグメモリ２２から読み出さ
れたエラーフラグがラッチ２７に取り込まれる。端子２
８からラッチ２６に、内符号のデコーダ１２からのエラ
ーフラグが供給される。ラッチ２７から出力端子２９に
取り出されたエラーフラグがバッファメモリ２１から読
み出されたデータと共に、外符号のデコーダ１４に供給
される。

メモリ制御回路２３には、端子３０からの書き込みクロ
ックが供給されると共に、端子３１からの読み出しクロ
ックが供給される。更に、メモリ制御回路２３に、端子
３２からの再生モード信号が供給される。再生モード信
号は、記録時のテープ速度と再生時のテープ速度とが等
しい通常再生動作並びに記録時のテープ速度より再生時
のテープ速度が遅いスローモーション再生動作の時に例
えばハイレベルとなり、記録時のテープ速度より再生時
のテープ速度が早い時に例えばローレベルとなる。

メモリ制御回路２３は、バッファメモリ２１及びフラグ
メモリ２２に共通のアドレス（ＡＤＤ）。

行アドレスストローブ信号（ＲＡＳ）、列アドレススト
ローブ信号（ＣＡＳ）を発生すると共に、バッファメモ
リ２１のライトイネーブル信号ＷＥ。

フラグメモリ２２のライトイネーブル信号ＲＷＥ及びラ
ッチパルスを発生する。書き込みクロックは、入力デー
タと同期し、読み出しクロックは、基準のクロックから
形成される。従って、バッファメモリ２１により時間軸
変動分の除去が行われる。

また、第１図では、省略されているが、同期ブロックＢ
Ｓ毎の再生アドレスがメモリＩＩ　？ｉ１１回路２３に
供給され、書き込みアドレスがこの再生アドレスに基づ
いて決定される。メモリ制御回路２３では、書き込みア
ドレス又は読み出しアドレスの一方又は両者を制御する
ことにより、内符号系列から外符号系列への変換と、デ
ィシャフリングとが実行される。アドレス制御は、バッ
ファメモリ２１とフラグメモリ２２とで共通になされる
ので、出力データの各サンプルデータとエラーフラグと
は、同期したものとなる。

ｄ、エラー情報の処理 内符号のデコーダ１２からのデータの内で、サンプルグ
ループ毎に入力されるエラーフラグの処理について第１
図及び第２図を参照して説明する。

第２図Ａは、読み出しサイクル（Ｒ）及び書き込みサイ
クル（Ｗ）を規定するタイミング信号である。第２図Ｂ
は、バッファメモリ２１及びフラグメモリ２２に供給さ
れるアドレスＡＤＤを示す。

アドレスは、最初に列アドレスがセットされ、次ぎに行
アドレスがセットされる。第２図Ｃは、列アドレススト
ローブ信号ＲＡＳを示し、第２図りは、行アドレススト
ローブ信号ＣＡＳを示す。

バッファメモリ２１は、アドレスＡＤＤが確定し、アド
レスストローブ信号ＲＡＳ、ＣＡＳが順次ローレベルと
されて列アドレス及び行アドレスが順次読み込まれ、ラ
イトイネーブル信号が立ち上がることにより、読み出し
動作を行い、ストローブ信号ＲＡＳ、ＣＡＳが順次ロー
レベルとされてアドレスが読み込まれ、ライトイネーブ
ル信号が立ち下がると、書き込み動作を行う。フラグメ
モリ２２の書き込み動作及び読み出し動作も同様である
が、バッファメモリ２１とは別のライトイネーブル信号
ＲＷＥにより制御される。

第２図Ｅ及び第２図Ｆは、通常再生動作時のライトイネ
ーブル信号ＷＥ及びＲＷＥの例を夫々示している。第２
図Ｅに示すライトイネーブル信号ＷＥは、書き込みサイ
クルで常にローレベルに立ち下がる。従って、バッファ
メモリ２１には、入力される再生データが順次書き込ま
れる。

第２図Ｆにおいて、３３ａ及び３４ａで示すように、フ
ラグメモリ２２のライトイネーブル信号ＲＷＥは、指定
されたアドレスのエラーフラグの読み出し直後にローレ
ベルとされ、この指定されたアドレスにエラーが有るこ
とを示すエラーフラグが書き込まれる。ライトイネーブ
ル信号ＷＥのローレベルの区間３３ｂにバッファメモリ
２１に書き込まれるデータがエラーの無い場合には、ラ
イトイネーブル信号ＲＷＥのローレベルの区間３３Ｃに
おいて、エラーの無いことを示すエラーフラグがフラグ
メモリ２２に書き込まれ、エラーフラグの書き替えがな
される。

一方、区間３４ｂでバッファメモリ２１に書き込まれる
データがエラーの有る場合には、区間３４Ｃでライトイ
ネーブル信号ＲＷＥがハイレベルのままとされ、エラー
フラグの書き替えがなされない。このように、通常再生
動作時並びに外符号ブロックＢＯのデータが数フィール
ドで再生されるスローモーション再生動作時では、内符
号のデコーダ１２からのデータ及びエラーフラグの両者
がバッファメモリ２１及びフラグメモリ２２に書き込ま
れる。

また、第２図Ｇ及び第２図Ｈは、高速再生動作時のライ
トイネーブル信号ＷＥ及びＲＷＥの例を夫々示している
。フラグメモリ２２は、前述の通常再生動作時及びスロ
ーモーション再生動作時と同様に、バッファメモリ２１
からデータが読み出された後に、エラーフラグが書き込
まれ、そのアドレスのデータが以前に再生されたもので
あることが示される。また、バッファメモリ２１には、
エラーデータの書き込みがなされない。エラーの無いデ
ータは、バッファメモリ２１に書き込まれ、エラーの無
いことを示すエラーフラグがフラグメモリ２２に書き込
まれ、エラーフラグの書き替えがなされる。バッファメ
モリ２１及びプラグメモリ２２の夫々から読み出された
データ及びエラーフラグは、外符号のデコーダ１４によ
るエラー訂正処理を受けずに、エラー修整回路１５に供
給され、エラー修整がなされる。

〔発明の効果〕

この発明に依れば、大容量のバッファメモリにより、外
符号系列への変換、ディシャフリング及び変速再生時の
データ復元を行うことができ、メモリの容量を小さくで
き、メモリの周辺回路の規模を小さくできる。

また、この発明に依れば、通常再生動作時及びスローモ
ーション再生動作時に、エラーデータをバッファメモリ
に書き込むことにより、このエラーデータを次段の外符
号のデコーダにより訂正することが可能となり、エラー
訂正能力を向上させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例におけるバッファメモリの
構成を示すブロック図、第２図はバッファメモリの動作
説明のためのタイムチャート、第３図はこの発明の一実
施例の記録回路のブロック図、第４図はこの発明の一実
施例の再生回路のブロック図、第５図及び第６図はこの
発明の一実施例におけるエラー訂正符号及び記録データ
のフォーマットを夫々示す路線図、第７図は従来のディ
ジタルＶＴＲの再生回路のブロック図である。 図面における主要な符号の説明 １２：内符号のデコーダ、　１３：バッファメモリ、　
　１４：外符号のデコーダ、　２１：データを記憶する
ためのバッファメモリ、　２２：フラグメモリ、　２３
：メモリ制御回路。 代理人　　　　弁理士　杉　浦　正　姉弟１図 第３図　　　　　　　　　　８

Claims (1)

1. 【特許請求の範囲】 所定量のディジタルデータからなる２次元配列の互いに
   異なる第１の方向及び第２の方向に位置する上記ディジ
   タルデータの系列の夫々に、第１のエラー訂正符号及び
   第２のエラー訂正符号の符号化がなされたエラー訂正符
   号の復号装置において、 上記第２のエラー訂正符号の復号を行う第２の復号装置
   と、上記第２の復号装置の復号出力が供給され、上記復
   号出力の時系列を上記第１のエラー訂正符号の系列に変
   換するメモリと、上記メモリの出力が供給される上記第
   １のエラー訂正符号の復号を行う第１の復号装置と、上
   記メモリから出力されるデータのエラー情報を記憶する
   フラグメモリと、通常再生時に、上記第２の復号装置の
   復号出力及び上記復号出力のエラー情報を上記フラグメ
   モリに書き込み、高速再生時に、上記第２の復号装置の
   復号出力のうちで、エラーでないデータのみを上記フラ
   グメモリに書き込むように制御する手段とを備えたこと
   を特徴とするエラー訂正符号の復号装置。