JPH0142069B2

JPH0142069B2 -

Info

Publication number: JPH0142069B2
Application number: JP53143181A
Authority: JP
Inventors: Harukuni Kohari; Yasuhiro Yamada; Susumu Suzuki; Chitoshi Hibino
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1978-11-20
Filing date: 1978-11-20
Publication date: 1989-09-08
Also published as: JPS5570920A

Description

【発明の詳細な説明】本発明はメモリ制御方式に係り、アナログ信号
をデイジタル信号処理して得た被変調デイジタル
信号を、ある一定周期毎に区切つてこれを元の順
序とは異なつた順序とした信号を複数個まとめて
訂正用信号と共に１ブロツクとし、このブロツク
単位で記録媒体に記録された複数のブロツク信号
を再生するに際し、上記ブロツク信号中の区切ら
れた被変調デイジタル信号を訂正用信号を用いて
元の順序に復元するためのメモリを、記憶容量が
少なくしかもジツタ吸収量の減少を極力抑えて簡
単な構成の制御系により上記復元動作を行なわし
め得るメモリ制御方式を提供することを目的とす
る。

従来よりステレオ音声信号等のアナログ信号を
パルス符号変調（PCM）あるいは定差変調等の
不連続レベルを変調方式によりデイジタル信号処
理して得た被変調デイジタル信号（被変調パル
ス）が、複合同期信号と共に存在せしめられてな
るデイジタル信号を、占有周波数帯域が広いため
に磁気録画再生装置（以下VTRという）により
磁気テープ上その長手方向に対して傾斜して形成
されたトラツクに記録し、再生時はこれを復号後
DA変換して再生することにより、ステレオ音声
信号等のアナログ信号のVTRによる高品質な記
録再生を行なえることが知られている。

第１図はVTRを用いてデイジタル信号を記録、
再生する装置の一例を示すブロツク系統図であ
る。同図中、入力端子１に入来したアナログ信号
は折返し雑音の発生を防ぐために低域フイルタ２
で高域周波成分が遮断された後、サンプルホール
ド回路３にてある適当な時間毎にサンプリングさ
れ、更にAD変換器４に供給され前述した被変調
デイジタル信号に変換される。この被変調デイジ
タル信号はメモリ５に印加され、ここでコントロ
ール回路６よりのパルスによつてデータの書き込
み、読み出しが制御される。このメモリ５によ
り、上記被変調デイジタル信号はある周期毎に区
分され、かつ、区分された区間信号（データとも
いう）が元の順序とは異なつた順序で並び換えら
れて後述の訂正用信号と共に取り出され、加算器
８に供給されてここでTVシンクパターン発生器
７よりの複合同期信号と加算されてデイジタル信
号とされる。このデイジタル信号は複合映像信号
中、映像信号期間の信号が上記データに置換され
たものであり、VTR９の磁気テープ上に記録さ
れる。

VTR９より再生されたデイジタル信号はデー
タ取込み回路１０において、データ部分が抽出さ
れ波形整形されて２進符号のデイジタル信号に変
換された後メモリ１１に印加され、ここでコント
ロール回路１２よりのパルスによりデータの書き
込み、読み出しが行なわれる。メモリ１１より読
み出されたデータは、前記メモリ５の入力データ
と同じ順序に並び換えられており、このデータは
DA変換器１３に供給されてもとのアナログ信号
に変換される。このアナログ信号は低域フイルタ
１４を経て出力端子１５より出力される。なお、
図示を省略したメモリ５と加算回路８との間にデ
ータの誤り検査符号、例えばCRC符号（巡回符
号）を生成する符号生成回路があり、更にデータ
取込み回路１０とメモリ１１との間に前記誤り検
査符号を検出するための誤り検出回路がある。

以上の記録再生装置において、AD変換器４の
出力データが、そのままでなくメモリ５により並
び換えられ訂正用信号と時分割多重され更に複合
同期信号と合成されるが、このようなデータの順
序を並び換える方法は一般にインターリーブと
か、遅延配置といつた名称で呼ばれている。第２
図ＡはAD変換器４の出力データと図示を省略し
た訂正用信号発生器（メモリ５の入力側又は出力
側に設けられる）よりの訂正用信号とをそのまま
順番に複合同期信号に合成した場合の波形で、n₀
はn₀番目にサンプリングされAD変換されたデー
タを意味し、n₁，n₂，……，n₁₁は同様にn₀番目
から２番目、３番目、…、12番目に所定周期毎に
サンプリングされAD変換されたデータを意味
し、またP₀，P₁，P₂，P₃は所定周期毎に生成さ
れた訂正用信号を意味する。上記の記録再生装置
では上記のインターリーブの方法をとつているの
で、第２図Ａのようなデイジタル信号波形は生ぜ
ず、同図Ｂに一例を示す如き配列のデイジタル信
号が加算器８より出力されVTR９により記録さ
れる。なお、第２図Ａ，Ｂ中、訂正用信号の後に
それぞれCRC符号の図示が省略されている。更
に、同図Ｂ中、相隣る水平同期信号間に３つのデ
ータと１つの訂正用信号が１ブロツクを構成して
ブロツク単位毎に挿入されており、例えば左側の
1H期間にはデータn₀と、これよりも２サンプリ
ング周期前のデータn_-2と、n₀よりも４サンプリ
ング周期前のデータn_-4と、次式で示される
mod.2の加算によつて生成される訂正用信号Piの
うちP_-3が夫々時分割多重されている。

Pi＝n_3in_3i+1n_3i+2 (1) また各データは一般的には10数ビツトより構成
されているが、インターリーブにより連続したデ
ータ、例えばn₀とn₁，n₁とn₂，n₂とP₀等の複合同
期信号と合成される場所は、第２図Ｂの場合には
約1H分の差があるので、一般にこのようなイン
ターリーブを、インターリーブ長1Hのインター
リーブと呼んでいる。

このようにデータのインターリーブを行なう理
由は、ドロツプアウトが生じてデータの一部が欠
落しても、エラーデータは連続することがなく小
単位で分散するので、エラーデータの補正が容易
になり、ドロツプアウトによる再生信号の劣化は
実用上問題にならない程度にまで軽減できるから
である。また訂正用信号のPiの存在により後述す
る如くPiの生成要素のデータのうち−のデータを
復元できる。なお実際にはVTRの再生信号には
数Ｈに及ぶバースト状のドロツプアウトも沢山あ
るので、インターリーブ長は10数Ｈ程度は確保す
る必要がある。

しかして、上記の記録再生装置において、
VTRのジツタやワウ・フラツタにより再生デイ
ジタル信号は時間軸変動分を有するので、メモリ
１１はインターリーブされたデータを元の順序に
戻すための動作（以下本明細書ではこれを「デイ
ンターリーブ」というものとする）の他にジツタ
吸収動作をする必要があり、デインターリーブ用
記憶容量部分とジツタ吸収用記憶容量部分とを必
要とした。そして周知のように誤り検査符号を図
示しない誤り検出回路によりチエツクし、訂正用
信号Piの生成要素（データ）n_3i，n_3i+1，n_3i+2の
うちのいずれか一のデータ、例えばn_3iがVTR９
のドロツプアウトにより誤つた場合には、上記の
メモリ１１において他の３つのn_3i+1，n_3i+2、Piが
正しいので、これらから次式のmod.2の加算によ
りn_3iを訂正復元していた。

n_3i＝n_3i+1n_3i+2Pi (2) 従つて、例えば第２図Ｂにおいて、データn₀，
n_-2，n_-4の３つのデータが誤まつたときは、のmod.2の加算によりn₀，n_-2，n_-4のデータが
夫々復元されることとなる。

しかして従来のメモリ制御方式は、メモリ５及
び１１に外部パルスの制御の下に自由に書き込み
と読み出しが行なえるランダム・アクセス・メモ
リ（RAM）を使用し、RAMの総記憶容量が一
般に2^Nワード（ただしＮは正の整数）であること
から、メモリ制御系の構成を簡単にするため、記
憶容量を2^x個に等分割し、各々の等分割された容
量値（長さ）2^N-x（これらも互いに等しい）の部
分にアドレスを固定して1H内に時分割多重すべ
き数h₀〜h_y（ｙ≦2^x）のデータを割り当てていた。
また従来のメモリ制御方式では、上記の訂正用信
号Piを用いて行なうデータの誤り訂正は、再生デ
ータと再生訂正用信号を夫々ジツタ吸収した後行
なつていたので、メモリ１１のジツタ吸収用記憶
容量部分が訂正用信号のためにも必要であつた。

例えばメモリ１１のジツタ吸収用記憶容量部分
から時刻t_3i，t_3i+1，t_3i+2においてn_3i，n_3i+1，n_3i+2
の各データを順次読み出していたとする。ここで
時刻t_3i，t_3i+1，t_3i+2の間隔は、AD変換器４及び
DA変換器１３に対するサンプリング周期によつ
て決まる時間間隔であり、メモリ１１へのデータ
書き込み或いは読み出しに必要とする時間（アク
セスタイム）に比べると、極めて大であるので、
各時刻間に於いてメモリ１１からは数多くのデー
タ読み出しが可能である。

従つて、次の時刻t_3j，t_3j+1，t_3j+2（ｊ＝ｉ＋１）
で読み出されるべきデータn_3j，n_3j+1，n_3j+2を、
時刻t_3i→t_3jの間に読み出すことは時間的に十分可
能であり、この３つのデータの内誤つたデータが
あれば、さらに誤り訂正用信号P_jをメモリ１１よ
り読み出して、(2)式により誤つたデータを訂正す
ることができる。

これを一般に先読みと称しており、この先読み
データn_3j，n_3j+1，n_3j+2のうちで誤つているデー
タ、例えばn_3j+1が誤つているとすれば(1)〜(3)式
で説明したように２を法とする加算（mod.2の加
算）によりn_3j+1がn_3j，n_3j+2及び訂正用信号Pjを
用いて訂正復元され、この復元されたデータ
n_3j+1が別設のレジスタに記憶される。そして時
刻t_3j，t_3j+1，t_3j+2ｔでn_3j，n_3j+1，n_3j+2のデータ
をメモリ１１のジツタ吸収用記憶容量部分から読
み出すときに、データn_3j及びn_3j+2はそのままメ
モリ１１からの出力を利用し、n_3j+1は上記レジ
スタの出力を使用することによつて誤り訂正され
たデータ、すなわち被変調デイジタル信号（通常
はPCM信号）が得られるわけである。従つて、
データn_3i，n_3i+1，n_3i+2に関しては、前の時刻t_3h，
t_3h+1，t_3h+2（ただしｈ＝ｉ−１）において、訂正
されたデータが別設のレジスタに記憶されていた
わけである。以上の方法で誤り訂正を行なつた場
合には、訂正用信号Piのためにもジツタ吸収用メ
モリが必要となる。

第３図は上記の如くに制御されるメモリ１１の
記憶容量の使い方を模式的に示す図で、全体の面
積はメモリ１１の総記憶容量を示す。そして前述
したように総記憶容量に例えばデータn_3i，n_3i+1，
n_3i+2及び訂正用信号Piの書き込み及び読み出し用
に４つ（＝2²）に等分割され、これらの分割記憶
容量部分の容量値（長さ）は互いに等しい。また
第３図中、２重枠の部分はジツタ吸収用記憶容量
部分を示す。

メモリ１１はデインターリーブを行なうが、デ
ータn_3i，n_3i+1，n_3i+2に必要とする遅延時間、す
なわち記憶容量値は異なるから、上記の従来方式
では第３図中、白の棒状の部分がデータのデイン
ターリーブに使用され、また同図に斜線で示す如
く使用されない記憶容量部分が多く不経済であつ
た。しかもインターリーブ長が長くなればなるほ
ど、不使用記憶容量部分も増加する。また前述し
たように訂正用信号piにもジツタ吸収用記憶容量
部分が必要であるためメモリ１１として比較的大
容量のメモリを要し、特に訂正用信号の種類が増
加した場合には、メモリの容量を増設しなければ
所定のジツタ吸収量が得られないという欠点を有
していた。

本発明は上記の諸欠点を除去し、もつて記憶容
量の有効的な利用を図るようにしたものであり、
第４図以下の図面と共にその一実施例について説
明する。

第４図は本発明方式により制御されるメモリの
記憶容量の分割状態及びそれに書き込まれあるい
は読み出されるデータとの関係の一実施例を模式
的に示す。本実施例では説明の便宜上、メモリの
総記憶容量を32（＝2⁵）ワードとし、1H期間内に
存在せしめられるデータの数ｍを３、データ及び
訂正用信号からなる１つのブロツクを構成する要
素の数ｋを４、デインターリーブ長Ｄを1Hとし、
更にメモリは第４図に示す如く記憶容量値（長
さ）が「11」、「10」、「９」、「２」の４つの記憶容
量部分１６，１７，１８，１９に分割使用され、
２重枠で示す長さαのジツタ吸収用記憶容量部分
がこの分割記憶容量部分１６，１７，１８，１９
内に夫々等しく「７」ずつ設けられているものと
する。

本発明は訂正用信号がデータと共にブロツクを
構成しているデイジタル信号の再生系において、
再生データのデインターリーブと誤り訂正とジツ
タ吸収とを同時に行なうRAM等のメモリの記憶
容量を従来のように2ⁿの容量値に等分割するので
はなく、上記のように複数の任意の長さの記憶容
量部分に分割し、これらの複数の分割記憶容量部
分に次式を満足するように書き込みアドレス及び
誤り訂正用とジツタ吸収用の夫々の読み出しアド
レスを循環せしめるものであり、これにより第５
図に示す如き従来と同様の簡単な構成のメモリ制
御系により上記メモリを必要最小限の記憶容量で
しかもジツタ吸収の減少を極力抑えて制御できる
ようにしたものである。すなわち書き込みアドレ
スA_wiはｉ＝０〜（ｍ−１）のとき A_wi＝Ａ＋_i 〓^j=0 （ｋ−１−ｊ）Ｄ＋ｊ＋（ｉ＋１）α (4) ｉ＝ｍ〜（ｋ−１）のとき A_wi＝Ａ＋_i 〓^j=0 （ｋ−１−ｊ）Ｄ＋ｉ＋mα (5) とする。また誤り訂正のための読み出しアドレス
A_R′_iはｉ＝０〜（ｍ−１）のとき A_R′_i＝Ａ＋_i 〓^j=0 （ｋ−１−ｊ）Ｄ＋ｉ＋（ｉ＋１）α−（ｋ−１−ｉ）Ｄ (6) ｉ＝ｍ〜（ｋ−１）のとき A_R′_i＝Ａ＋_i 〓^j=0 （ｋ−１−ｊ）Ｄ＋ｉ＋mα−（ｋ−１−ｉ）Ｄとする。そして最終的にジツタ吸収されて読み出
されるデータの読み出しアドレスA_Riは A_Ri＝A′＋_i 〓^j=0 （ｋ−１−ｊ）Ｄ＋ｉ＋（ｉ＋１）α−｛（ｋ−１−ｉ）Ｄ＋α／２｝（ただしα／２は正の整数） (8) である。なお、(4)〜(7)式中Ａは第５図に示すジツ
タを有するクロツクパルスを計数したときの2^N進
カウンタ２０の出力のアナログ換算値、A′は同
図のジツタを有さないクロツクパルスを計数した
ときの2^N進カウンタ２２の出力のアナログ換算値
である。

次に本発明方式の動作につき第４図、第５図と
共に更に詳細に説明するに、第４図中、データ
n_3(i+7)，n_3(i+6)+1，n_3(i+5+2)及び訂正用信号P_3(i+4)並
びに斜線で示す部分以外の記憶容量部分にはデー
タが書き込まれた状態にある。しかる後に第５図
中、メモリ１１の総記憶容量2^Nと同一2^N進カウン
タ２０に再生デイジタル信号と同一の時間軸変動
分（ジツタ）を有する例えば水平走査周波数に等
しい周波数のクロツクパルス_wが印加され、これ
を計数した2^N進カウンタ２０の出力Ａが加算器２
１に供給され、ここでデコーダ（図示せず）より
の信号により(4)式で表わされる加算がなされる。
この加算器２１の出力は切換スイツチSWを経て
メモリ１１に印加され、分割記憶容量部分１６，
１７，１８に夫々第４図に示す如く1H期間内に
多重されているデータn_3(i+7)，n_3(i+6)+1，n_3(i+5)+2
が順次ジツタを伴つたまま書き込まれる。また引
き続き加算器２１で(5)式で表わされる加算がなさ
れ、その加算出力で第４図に示す如く分割記憶容
量部分１９に訂正用信号P_3(i+4)がジツタを伴つた
まま書き込まれる。

ここで、上記書き込み動作の間には、2^N進カウ
ンタ２０の出力Ａが加算器２１で図示しないデコ
ーダ出力と前記(6)又は(7)式の加算演算がなされ、
その出力が交互に切換わる切換スイツチSWを経
てメモリ１１に印加され、第４図に示す分割記憶
容量部分１６，１７，１８，１９よりジツタを有
するデータn_3(i+4)，n_3(i+4)+1，n_3(i+4)+2、P_3(i+4)が
順
次読み出される。メモリ１１はデータn_3(i+7)の書
き込み、データn_3(i+4)の読み出し、データn_3(i+6)+1
の書き込み、データn_3(i+4)+1の読み出し、データ
n_3(i+5)+2の書き込み、データn_3(i+4)+2の読み出し、
訂正用信号P_3(i+4)の書き込み、P_3(i+4)の読み出し
の順序で動作制御される。

ここで、読み出されたジツタを有するデータ
n_3(i+4)、n_3(i+4)+1，n_3(i+4)+2のうち、例えばドロツ
プアウトによりn_3(i+4)が誤つていた場合には、 n_3(i+4)＝n_3(i+4)+1n３（ｉ＋４）＋２P_3(i+4) (9) なるmod2の加算によりデータn_3(i+4)が訂正復元さ
れる。しかる後にこのジツタを有する訂正データ
n_3(i+4)は、読み出されたもとのアドレスの記憶容
量部分１６に再び書き込まれる。ここで、第４図
に示すデータと前記(9)式との関係について説明す
る。

第４図に於いて、n_3i，n_3i+1、n_3i+2はすでに訂
正演算(9)式は実行済みとなつているので４ブロツ
ク後のデータn_3(i+4)，n_3(i+4)+1，n_3(i+4)+2、訂正用
信号P_3(i+4)について説明する。データn_3(i+4)をメモ
リ１１より読み出し、データが正しければ、メモ
リ１１に付属するMOD２の図示しない加算回路
付レジスタへ供給され、データが正しくなけれ
ば、後でデータを訂正するためにそのままにして
おく。

次にデータn_3(i+7)をメモリ１１へ書き込み、デ
ータn_3(i+4)+1をメモリ１１より読み出し、データ
が正しければ、前記MOD２の加算回路付レジス
タへ供給され、データが正しくなければ、後でデ
ータを訂正するためにそのままにしておく。次
に、データn_3(i+6)+1をメモリ１１へ書き込み、デ
ータn_3(i+4)+2をメモリ１１より読み出し、データ
が正しければ、前記MOD２の加算回路付レジス
タへ供給され、データが正しくなければ、後でデ
ータを訂正するためにそのままにしておく。

しかる後に、データn_3(i+5)+2をメモリ１１へ書
き込み、訂正用信号P_3(i+4)をメモリ１１より読み
出し、データが正しければ、前記MOD２の加算
回路付レジスタへ供給され、データが正しくなけ
れば、後でデータを訂正するためにそのままにし
ておく。そして訂正用信号P_3(i+5)をメモリ１１へ
書き込む。

以上のようなメモリ１１の制御及びMOD２の
加算演算により、前記加算回路は例えば、データ
n_3(i+4)のみ誤つていたとすると、前記加算回路付
レジスタ内では n_3(i+4)+1n_3(i+4)+2P_3(i+4)＝n_3(i+4) となり、データn_3(i+4)の正しいデータが訂正復元
される。このデータを第４図中のn_3(i+4)と表示さ
れているメモリ１１のアドレスへ再び書き込むこ
とによつて第４図中の二重枠線内から読み出され
るデータはすでに訂正復元されたデータとなる。

以上の動作が1H期間内毎に行なわれることに
より、第４図に２重枠で示すジツタ吸収用記憶容
量部分内にあるn_3i，n_3i+1，n_3i+2といつたデータ
は全て誤りチエツクがなされ、さらに訂正された
データとなつている。従つて、2^N進カウンタ２２
に周波数変動のない安定な発振器出力を読み出し
クロツクパルス_Rとして印加し、これを計数して
得た2^N進カウンタ２２の出力A′を加算器２３に
供給してここで前記(8)式を満足する加算演算をし
て得た出力を切換スイツチSWを介してメモリ１
１に読み出し用信号として印加することにより、
メモリ１１のジツタ吸収用記憶容量部分よりジツ
タ吸収され、かつ、誤りチエツク又は訂正された
データが取り出される。

このように、本発明方式によれば、訂正に必要
なデータ及び訂正用信号をメモリから読み出す場
合に、ジツタを伴つた速度で読み出し、そして訂
正し、その訂正されたデータを再び元のメモリの
場所へ書き込むようにしているので、ジツタ吸収
用記憶容量部分から読み出すジツタ吸収されたデ
ータは既に誤りが訂正されているから、所望のデ
ータが得られることになる。従つて、従来方式の
ように第３図に斜線で示す記憶容量部分は勿論の
こと、同図に２重枠内の斜線で示す訂正用信号の
ジツタ吸収用記憶容量部分も不要となるので、従
来と同一記憶容量のメモリを使用した場合はデー
タのジツタ吸収用記憶容量部分の長さを従来に比
し大にすることができるので、訂正用信号の存在
によつて生じるジツタ吸収量の減少を極力抑える
ことができ、また従来と同一のジツタ吸収量とす
る場合は記憶容量の小なるメモリを制御系を複雑
にすることなく使用できることとなる。

第６図Ａ，Ｂは夫々本発明方式の分割記憶容量
部分内のアドレスの変化状態の一実施例を示す図
で、同図ＡはＡ＝０，A′＝０の例で、同図Ｂは
Ａ＝A′＝１の例である。前述した如く本実施例
ではＤ＝１，ｍ＝３，ｋ＝４，α＝７であり、Ａ
＝０のときには(4)，(5)式によりアドレス10，20，
29，30番地にデータが書き込まれ、Ａ＝１のとき
には同図Ｂに示す如くアドレス11，21，30，31番
地にデータが書き込まれる。また最終的に読み出
されるジツタ吸収されたデータは、(8)式より
A′＝０のときは第６図Ａ中、４，15，25番地
（又は３，14，24番地）より読み出され、A′＝１
のときは同図Ｂ中、５，16，26番地（又は４，
15，25番地）より読み出される。以下同様にして
アドレスはメモリ内を循環せしめられる。これに
より、メモリ制御系を従来に比しそれほど複雑に
することなくメモリの総記憶容量を小にできる。

なお、上記の実施例ではＤ＝１，ｍ＝３，ｋ＝
４，α＝７としたが、本発明方式はこのような場
合に限定されるものでないことは勿論である。ま
た訂正用信号はPi一種類だけとしたが、これとは
異なる組合せのデータ又は訂正用信号を生成要素
として作成した他の訂正用信号をも同時に存在せ
しめられたデイジタル信号にも同様に適用でき
る。

上述の如く、本発明になるメモリ制御方式は、
被変調デイジタル信号と訂正用信号とが複合同期
信号と共に存在せしめられたデイジタル信号の再
生系に設けられた上記被変調デイジタル信号を時
間軸変動分の吸収や誤り訂正をして出力するメモ
リの総記憶容量を順序を異ならしめた複数個の被
変調デイジタル信号の夫々に最小限必要とするデ
インターリーブ用記憶容量部分及び互いに等しい
時間軸変動吸収記憶容量部分と、訂正用信号のデ
インターリーブ用記憶容量部分との複数の分割記
憶容量部分に夫々分割し、この複数の分割記憶容
量部分をその容量値（長さ）関係は一定に保ちつ
つ上記メモリ内を循環せしめながら、上記分割記
憶容量部分内のデインターリーブ用記憶容量部分
の夫々に上記順序を異ならしめた信号及び訂正用
信号を書き込む動作とそれらを上記時間軸変動に
同期した速度で読み出す動作とを順次繰り返して
少なくとも上記訂正用信号を除く読み出した信号
のうち誤りのある信号を訂正用信号を用いて訂正
復元した後再びもとの上記分割記憶容量部分内の
デインターリーブ用記憶容量部分に書き込み、上
記訂正用信号を除く読み出した信号のうち誤りの
ない信号と上記訂正復元後再び書き込まれた信号
とを上記時間軸変動吸収用記憶容量部分の夫々か
ら順次読み出すよう制御したため、訂正用信号の
ための時間軸変動吸収用記憶容量部分を不要とす
ることができ、従つて従来と同一記憶容量のメモ
リを使用した場合はデータの時間軸変動吸収記憶
容量部分の長さを従来に比し大にすることがで
き、従つて訂正用信号の存在によつて生じる時間
軸変動吸収量の減少を極力抑えることができ、ま
た従来と同一の時間軸変動吸収量を許容した場合
は記憶容量の小なるメモリを使用でき、またメモ
リの制御系の構成を複雑にすることなく制御でき
る等の数々の特長を有するものである。

【図面の簡単な説明】

第１図は本発明方式を適用しうるVTRを用い
たデイジタル信号の記録再生装置の一例を示すブ
ロツク系統図、第２図Ａ，Ｂは夫々複合同期信号
に被変調デイジタル信号が重畳された信号波形
図、第３図は従来方式のメモリの容量分割状態の
一例を模式的に示す図、第４図は本発明方式のメ
モリの容量分割状態の一実施例を模式的に示す
図、第５図は本発明方式の要部の一実施例を示す
ブロツク系統図、第６図Ａ，Ｂは夫々本発明方式
により制御されるメモリの分割記憶容量部分内の
アドレスの一実施例の変化状態を示す図である。１…アナログ信号入力端子、５，１１…メモ
リ、１５…アナログ信号出力端子、２２０，２２
…2^N進カウンタ、２１，２３…加算器。

Claims

【特許請求の範囲】

１アナログ信号を不連続レベル変調方式により
デイジタル信号処理して得た被変調デイジタル信
号を所定周期毎に区切つてこれをもとの順序とは
異なつた順序とした信号が複数個まとめて上記被
変調デイジタル信号複数個より生成された訂正用
信号と共に１ブロツクの信号とされ、このブロツ
ク信号が同期信号と共に夫々存在せしめられてな
るデイジタル信号が記録されている記録媒体から
再生したデイジタル信号中の上記ブロツク信号を
入力とするメモリに、上記順序を異ならしめた信
号が誤まつたときに再生訂正用信号を用いて訂正
復元する動作と、上記ブロツク信号の時間軸変動
吸収動作と、上記順序を異ならしめた信号をもと
の順序に戻して上記被変調デイジタル信号を出力
するデインターリーブ動作とを行なわるせメモリ
制御方式において、上記メモリの総記憶容量を、
上記順序を異ならしめた複数個の被変調デイジタ
ル信号の夫々に最小限必要とするデインターリー
ブ用記憶容量部分及び互いに等しい時間軸変動吸
収用記憶容量部分と、上記訂正用信号のデインタ
ーリーブ用記憶容量部分との複数の分割記憶容量
部分に夫々分割し、この複数の分割記憶容量部分
をその容量値（長さ）関係は一定に保ちつつ上記
メモリ内を循環せしめながら、上記分割記憶容量
部分内のデインターリーブ用記憶容量部分の夫々
に上記順序を異ならしめた信号及び訂正用信号を
書き込む動作とそれらを上記時間軸変動に同期し
た速度で読み出す動作とを順次繰り返して少なく
とも上記訂正用信号を除く読み出した信号のうち
誤りのある信号を訂正用信号を用いて訂正復元し
た後再びもとの上記分割記憶容量部分内のデイン
ターリーブ用記憶容量部分に書き込み、上記訂正
用信号を除く読み出した信号のうち誤りのない信
号と上記訂正復元後再び書き込まれた信号とを上
記時間軸変動吸収用記憶容量部分の夫々から順次
読み出すよう制御することを特徴とするメモリ制
御方式。