JPH0783314B2 - シリアルデ−タ伝送方法 - Google Patents
シリアルデ−タ伝送方法Info
- Publication number
- JPH0783314B2 JPH0783314B2 JP31070786A JP31070786A JPH0783314B2 JP H0783314 B2 JPH0783314 B2 JP H0783314B2 JP 31070786 A JP31070786 A JP 31070786A JP 31070786 A JP31070786 A JP 31070786A JP H0783314 B2 JPH0783314 B2 JP H0783314B2
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- Japan
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- register
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- bits
- conversion
- processor
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- Combined Controls Of Internal Combustion Engines (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子制御装置を用いたエンジン制御システム
のアナログデジタル（AD）変換器とプロセッサとの間に
おけるシリアルデータ伝送方法に関する。
のアナログデジタル（AD）変換器とプロセッサとの間に
おけるシリアルデータ伝送方法に関する。
電子制御装置を用いたエンジン制御システムは第７図に
示す如き構成を有する。この図で10はエンジンのシリン
ダ、12はピストン、14はスロットル弁、16は燃料噴射
弁、18は点火プラグ、20は吸気弁、22は排気弁、24はIS
C（アイドルスピードコントロール）弁、26はスタータ
である。このエンジンを制御するため各種センサが設け
られる。28は吸気温、30は吸入空気量、32はスロットル
開度、34は吸気管圧力、36は水温、38はクラン角、40は
酸素各センサである。42は処理部で入力インタフェース
44を介して各種センサの出力を取込み、AD変換器46でア
ナログ入力をデジタルデータに変換し、プロセッサ48で
処理し、出力インタフェース52を通して点火パルス、
噴射制御パルス、ISC制御パルスなどを出力する。5
0はメモリで、プロセッサ48の処理プログラムを格納す
るROMおよび処理データ等を格納するRAMからなる。
示す如き構成を有する。この図で10はエンジンのシリン
ダ、12はピストン、14はスロットル弁、16は燃料噴射
弁、18は点火プラグ、20は吸気弁、22は排気弁、24はIS
C（アイドルスピードコントロール）弁、26はスタータ
である。このエンジンを制御するため各種センサが設け
られる。28は吸気温、30は吸入空気量、32はスロットル
開度、34は吸気管圧力、36は水温、38はクラン角、40は
酸素各センサである。42は処理部で入力インタフェース
44を介して各種センサの出力を取込み、AD変換器46でア
ナログ入力をデジタルデータに変換し、プロセッサ48で
処理し、出力インタフェース52を通して点火パルス、
噴射制御パルス、ISC制御パルスなどを出力する。5
0はメモリで、プロセッサ48の処理プログラムを格納す
るROMおよび処理データ等を格納するRAMからなる。
AD変換器46は第５図に示す構成を有する。これは各チャ
ンネル、逐次比較型で、a,b,……はその各チャンネルの
アナログ入力（センサ出力）、COMPa,b,……は比較器、
MPXはマルチプレクサ、SARは逐次比較レジスタ、DACは
デジタルアナログ変換器、REGUはDAC等へ一定電圧を供
給するレギュレータ、LATはプロセッサ側からのチャネ
ル選択データCSDを取込むラッチ回路である。
ンネル、逐次比較型で、a,b,……はその各チャンネルの
アナログ入力（センサ出力）、COMPa,b,……は比較器、
MPXはマルチプレクサ、SARは逐次比較レジスタ、DACは
デジタルアナログ変換器、REGUはDAC等へ一定電圧を供
給するレギュレータ、LATはプロセッサ側からのチャネ
ル選択データCSDを取込むラッチ回路である。
逐次比較型のAD変換は周知の通りで、最初はレジスタSA
RにMSBが１で残りは０のデータがセットされ、これを受
けてDACはVcc/2を出力し、これが比較器COMPの基準電圧
になる。ラッチにチャネルａを選択するデータが与えら
れると、MPXはCOMPaの出力を取出し、それがＨレベル
（従ってａ＞Vcc/2）ならSARではMSBの次のビットも１
になり、これを受けてDACは3Vcc/4を出力し、これでもC
OMPaの出力がＨならSARの次のビットも１になり、……
という要領でアナログ入力ａに対するデジタル値が逐次
レジスタSARに作成されて行く。最後のビットまでAD変
換が終了するとプロセッサCPUへSARの内容（アナログ入
力のAD変換値）がプロセッサ48へシリアル伝送される。
受信レジスタ54、クロックセレクタ56、クロック制御回
路58、受信終了検出回路60、及び信号線l1〜l3はこのシ
リアル伝送のための回路である。
RにMSBが１で残りは０のデータがセットされ、これを受
けてDACはVcc/2を出力し、これが比較器COMPの基準電圧
になる。ラッチにチャネルａを選択するデータが与えら
れると、MPXはCOMPaの出力を取出し、それがＨレベル
（従ってａ＞Vcc/2）ならSARではMSBの次のビットも１
になり、これを受けてDACは3Vcc/4を出力し、これでもC
OMPaの出力がＨならSARの次のビットも１になり、……
という要領でアナログ入力ａに対するデジタル値が逐次
レジスタSARに作成されて行く。最後のビットまでAD変
換が終了するとプロセッサCPUへSARの内容（アナログ入
力のAD変換値）がプロセッサ48へシリアル伝送される。
受信レジスタ54、クロックセレクタ56、クロック制御回
路58、受信終了検出回路60、及び信号線l1〜l3はこのシ
リアル伝送のための回路である。
プロセッサ48は例えば4mSである一定周期でAD変換デー
タを取込み、その各周期毎にチャネル選択データCSDを
出力して取込み対象のチャンネル従ってセンサを指定す
る。このCSDは信号線l1を通してプロセッサから起動信
号が入るとラッチLATに取込まれ、MPXは該ラッチのCSD
に従ってチャネル選択を行ない、SAR,DAC等はMPXが選択
したチャネルのAD変換動作を開始する。このAD変換に必
要なクロックCLKは信号線l3を通してプロセッサ側から
送られる。AD変換が終了すると信号線l2を通して直ち
に、AD変換データのシリアル伝送が開始される。
タを取込み、その各周期毎にチャネル選択データCSDを
出力して取込み対象のチャンネル従ってセンサを指定す
る。このCSDは信号線l1を通してプロセッサから起動信
号が入るとラッチLATに取込まれ、MPXは該ラッチのCSD
に従ってチャネル選択を行ない、SAR,DAC等はMPXが選択
したチャネルのAD変換動作を開始する。このAD変換に必
要なクロックCLKは信号線l3を通してプロセッサ側から
送られる。AD変換が終了すると信号線l2を通して直ち
に、AD変換データのシリアル伝送が開始される。
第６図に示すように信号線l2は常時Ｈ（ハイ）レベルで
あり、シリアル伝送開始でＬ（ロー）レベルになる。こ
の最初のＬレベルがスタートビットであり、このあとに
所定ビット数一般には８ビットのAD変換データが、その
1,0に応じたH,Lレベルで続く。このH,Lレベルはクロッ
クCLKの立下りに同期しており、その読取り（受信レジ
スタ54への取込み）はクロックCLKの立上りで行なわれ
る。スタートビットはレジスタへは取込まず、従って受
信レジスタ54へは図示のようにデータ８ビットが端から
順次シフトして行く形で取込まれて行く。８ビットのシ
リアル伝送が終わると信号線l2はＨレベルに戻り、次の
周期のAD変換に備える。
あり、シリアル伝送開始でＬ（ロー）レベルになる。こ
の最初のＬレベルがスタートビットであり、このあとに
所定ビット数一般には８ビットのAD変換データが、その
1,0に応じたH,Lレベルで続く。このH,Lレベルはクロッ
クCLKの立下りに同期しており、その読取り（受信レジ
スタ54への取込み）はクロックCLKの立上りで行なわれ
る。スタートビットはレジスタへは取込まず、従って受
信レジスタ54へは図示のようにデータ８ビットが端から
順次シフトして行く形で取込まれて行く。８ビットのシ
リアル伝送が終わると信号線l2はＨレベルに戻り、次の
周期のAD変換に備える。
AD変換器はデータの分解能が８ビット、10ビット、12ビ
ットなどに種別される。一方、エンジン制御システムの
マイコン（プロセッサ）の受信部のレジスタは８ビット
が主流である。そこで８ビットAD変換器のAD変換データ
は１回のシリアル伝送で済むが、10ビット又は12ビット
のAD変換器のAD変換データは先ず８ビットを送信し、受
信されたことを確認したのち、残りの２ビット又は４ビ
ットを送信するという２段動作になる。これでは制御が
複雑になり、所要時間が大になる。
ットなどに種別される。一方、エンジン制御システムの
マイコン（プロセッサ）の受信部のレジスタは８ビット
が主流である。そこで８ビットAD変換器のAD変換データ
は１回のシリアル伝送で済むが、10ビット又は12ビット
のAD変換器のAD変換データは先ず８ビットを送信し、受
信されたことを確認したのち、残りの２ビット又は４ビ
ットを送信するという２段動作になる。これでは制御が
複雑になり、所要時間が大になる。
本発明はかゝる点を改善し、AD変換器詳しくは選択した
チャネルの所要分解能に応じてシリアル伝送データのビ
ット数を変更し、10ビット、12ビットのAD変換データで
も１回でシリアル伝送可能にし、データ伝送の時間短
縮、汎用性の拡大、伝送誤り防止を図ろうとするもので
ある。
チャネルの所要分解能に応じてシリアル伝送データのビ
ット数を変更し、10ビット、12ビットのAD変換データで
も１回でシリアル伝送可能にし、データ伝送の時間短
縮、汎用性の拡大、伝送誤り防止を図ろうとするもので
ある。
本発明は、エンジン制御システムのプロセッサ（48）と
多チャンネルAD変換器（46）との間のシリアルデータ伝
送方法において、AD変換データの最大ビット数を収容で
きる容量の受信レジスタ（54）と、受信ビット数をセッ
トされるレジスタ（54a）と、シリアル伝送されるAD変
換データのビット数を計数するカウンタ（54b）と、該
カウンタの内容と該レジスタの内容との一致検出器（54
c）を用い、AD変換データのシリアル伝送に当っては、
プロセッサが前記レジスタに受信ビット数をセットし、
AD変換器からシリアル伝送されたAD変換データが受信レ
ジスタに該受信ビット数だけ入ったとき生じる前記一致
検出器の出力により該受信レジスタへのデータ取込みを
停止させそして該受信レジスタ内のAD変換データをプロ
セッサへ取込ませることを特徴とするものである。
多チャンネルAD変換器（46）との間のシリアルデータ伝
送方法において、AD変換データの最大ビット数を収容で
きる容量の受信レジスタ（54）と、受信ビット数をセッ
トされるレジスタ（54a）と、シリアル伝送されるAD変
換データのビット数を計数するカウンタ（54b）と、該
カウンタの内容と該レジスタの内容との一致検出器（54
c）を用い、AD変換データのシリアル伝送に当っては、
プロセッサが前記レジスタに受信ビット数をセットし、
AD変換器からシリアル伝送されたAD変換データが受信レ
ジスタに該受信ビット数だけ入ったとき生じる前記一致
検出器の出力により該受信レジスタへのデータ取込みを
停止させそして該受信レジスタ内のAD変換データをプロ
セッサへ取込ませることを特徴とするものである。
この伝送方式によれば、AD変換器からプロセッサへシリ
アル転送される変換データのビット数を可変にすること
ができ、所望精度（分解能）に合わせたAD変換データの
受取り、該データの受取りの高速化、誤りのない可変ビ
ットデータの受取りが可能になり、エンジン制御システ
ムに用いて甚だ有効である。
アル転送される変換データのビット数を可変にすること
ができ、所望精度（分解能）に合わせたAD変換データの
受取り、該データの受取りの高速化、誤りのない可変ビ
ットデータの受取りが可能になり、エンジン制御システ
ムに用いて甚だ有効である。
第１図は第５図のシリアル伝送信号受信部を拡大して示
す図で、本発明の要部である。本発明ではこの受信レジ
スタ54にシリアル伝送データの予想最大数例えば16ビッ
トの容量を持たせる。このようにすれば16ビットのAD変
換データ（分解能1/65536）まで１回のシリアル伝送で
済ますことができる。またシリアル伝送データのビット
数は可変とし、何ビットのシリアル伝送をするかを指定
することができるようにする。このようにすれば第５図
のチャネルa,cは８ビット、b,dは10ビットでAD変換し
（SAR,DAC等も最大16ビット用にしておく）、それを誤
りなく（終了時点が確実に分ってデータでないものが混
入することなく）シリアル伝送することができる。
す図で、本発明の要部である。本発明ではこの受信レジ
スタ54にシリアル伝送データの予想最大数例えば16ビッ
トの容量を持たせる。このようにすれば16ビットのAD変
換データ（分解能1/65536）まで１回のシリアル伝送で
済ますことができる。またシリアル伝送データのビット
数は可変とし、何ビットのシリアル伝送をするかを指定
することができるようにする。このようにすれば第５図
のチャネルa,cは８ビット、b,dは10ビットでAD変換し
（SAR,DAC等も最大16ビット用にしておく）、それを誤
りなく（終了時点が確実に分ってデータでないものが混
入することなく）シリアル伝送することができる。
第２図に受信レジスタ54の詳細を示す。54dはレジスタ
本体であり、これに制御回路54a〜54cが付属する。54a
はプロセッサから受信ビット数をセットされるレジス
タ、54bはスタートビット（第６図）でクロックCLKの計
数を開始するカウンタ、54cは一致検出器（比較器）で
ある。例えば10ビットを受信する場合は、プロセッサCP
Uはレジスタ54aに10をセットする。AD変換器46では指定
されたチャネルのAD変換が終了してレジスタSARの内容
のシリアル伝送に入ると、信号線l2をＨからＬにし（ス
タートビットを出し）、続いてデータビットをシリアル
に送出する。カウンタ54bはこのスタートビットを検出
するとクロックCLKの計数を開始する。シリアル伝送さ
れてきた各データビットはレジスタ54dに逐次シフトイ
ンされて行き、10ビット入った状態で図示の如くなる
（斜線はデータの入ったレジスタビット）。このとき検
出回路54cでカウンタ54bの内容とレジスタ54aの内容と
の一致がとれ、該検出回路は一致信号Ｓを出力する。こ
の信号Ｓは受信レジスタ54dのデータ取込みを停止させ
（シフトクロックをストップする）、受信レジスタ54d
のデータをデータ格納レジスタ54eへ移し、そしてプロ
セッサCPUへの割込み要求となる。プロセッサCPUはこの
割込みを受付けるとデータ格納レジスタ54eの内容を読
取り、メモリ50（RAM）へストアする。
本体であり、これに制御回路54a〜54cが付属する。54a
はプロセッサから受信ビット数をセットされるレジス
タ、54bはスタートビット（第６図）でクロックCLKの計
数を開始するカウンタ、54cは一致検出器（比較器）で
ある。例えば10ビットを受信する場合は、プロセッサCP
Uはレジスタ54aに10をセットする。AD変換器46では指定
されたチャネルのAD変換が終了してレジスタSARの内容
のシリアル伝送に入ると、信号線l2をＨからＬにし（ス
タートビットを出し）、続いてデータビットをシリアル
に送出する。カウンタ54bはこのスタートビットを検出
するとクロックCLKの計数を開始する。シリアル伝送さ
れてきた各データビットはレジスタ54dに逐次シフトイ
ンされて行き、10ビット入った状態で図示の如くなる
（斜線はデータの入ったレジスタビット）。このとき検
出回路54cでカウンタ54bの内容とレジスタ54aの内容と
の一致がとれ、該検出回路は一致信号Ｓを出力する。こ
の信号Ｓは受信レジスタ54dのデータ取込みを停止させ
（シフトクロックをストップする）、受信レジスタ54d
のデータをデータ格納レジスタ54eへ移し、そしてプロ
セッサCPUへの割込み要求となる。プロセッサCPUはこの
割込みを受付けるとデータ格納レジスタ54eの内容を読
取り、メモリ50（RAM）へストアする。
なお第１図のクロック制御回路58はクロックCLKをAD変
換器46、受信レジスタ54および受信終了検出回路60（第
２図の54c）へ送り、クロックセレクタ56はこのクロッ
クの選択を行なう。
換器46、受信レジスタ54および受信終了検出回路60（第
２図の54c）へ送り、クロックセレクタ56はこのクロッ
クの選択を行なう。
第３図および第４図に上記の処理要領をフローチャート
で示す。第３図はAD変換部で、受信ビット数指定、クロ
ックタイミング指定（クロック選択）、データ格納レジ
スタ54eのクリア、割込みフラグクリアなどの初期化を
行ない、その後4mS毎にAD変換チャネルセット（CSD発
行）、AD入力ビット数セット（第２図で説明した受信ビ
ット数のセット）、AD変換スタート（l1をＨから一時的
にＬにする）を行ない、これを繰り返す。第４図は割込
処理で、前記割込みが上ると変換チャネル（前記のCS
D）を読取り、データ格納レジスタ54eから読出したデー
タを該変換チャネルに応じたレジスタ（RAM領域）へセ
ーブする。
で示す。第３図はAD変換部で、受信ビット数指定、クロ
ックタイミング指定（クロック選択）、データ格納レジ
スタ54eのクリア、割込みフラグクリアなどの初期化を
行ない、その後4mS毎にAD変換チャネルセット（CSD発
行）、AD入力ビット数セット（第２図で説明した受信ビ
ット数のセット）、AD変換スタート（l1をＨから一時的
にＬにする）を行ない、これを繰り返す。第４図は割込
処理で、前記割込みが上ると変換チャネル（前記のCS
D）を読取り、データ格納レジスタ54eから読出したデー
タを該変換チャネルに応じたレジスタ（RAM領域）へセ
ーブする。
AD変換データのビット数は多い程分解能が上る（８ビッ
トなら分解能は1/256、10ビットなら分解能は1/1024）
が、エンジン制御上それ程高い分解能を必要としないも
の、必要とするものなど種々ある。そしてそれ程高い分
解能を必要としないものまで多ビットシリアル伝送をす
るのは無意味であり、伝送時間の無駄もある。この点本
発明ではどのチャネルはどの分解能でと指定でき、効率
的なデータ伝送が可能になる。なお受信ビット数はAD変
換器へも送って、そのビット数でAD変換を中止させ、直
ちにシリアル伝送に入らせることも可能である。
トなら分解能は1/256、10ビットなら分解能は1/1024）
が、エンジン制御上それ程高い分解能を必要としないも
の、必要とするものなど種々ある。そしてそれ程高い分
解能を必要としないものまで多ビットシリアル伝送をす
るのは無意味であり、伝送時間の無駄もある。この点本
発明ではどのチャネルはどの分解能でと指定でき、効率
的なデータ伝送が可能になる。なお受信ビット数はAD変
換器へも送って、そのビット数でAD変換を中止させ、直
ちにシリアル伝送に入らせることも可能である。
以上説明したように本発明によれば、AD変換器からプロ
セッサへシリアル転送される変換データのビット数を可
変にすることができ、所望精度（分解能）に合わせたAD
変換データの受取り、該データの受取りの高速化、誤り
のない可変ビットデータの受取りが可能になり、エンジ
ン制御システムに用いて甚だ有効である。
セッサへシリアル転送される変換データのビット数を可
変にすることができ、所望精度（分解能）に合わせたAD
変換データの受取り、該データの受取りの高速化、誤り
のない可変ビットデータの受取りが可能になり、エンジ
ン制御システムに用いて甚だ有効である。
第１図は本発明の要部のブロック図、 第２図は第１図の要部の説明図、 第３図及び第４図は処理要領を示す流れ図、 第５図はAD変換器とプロセッサ部のブロック図、 第６図はシリアルデータ伝送を説明するタイムチャー
ト、 第７図はエンジン制御システムの説明図である。
ト、 第７図はエンジン制御システムの説明図である。
Claims (1)
- 【請求項１】エンジン制御システムのプロセッサ（48）
と多チャンネルAD変換器（46）との間のシリアルデータ
伝送方法において、 AD変換データの最大ビット数を収容できる容量の受信レ
ジスタ（54）と、受信ビット数をセットされるレジスタ
（54a）と、シリアル伝送されるAD変換データのビット
数を計数するカウンタ（54b）と、該カウンタの内容と
該レジスタの内容との一致検出器（54c）を用い、 AD変換データのシリアル伝送に当っては、プロセッサが
前記レジスタに受信ビット数をセットし、AD変換器から
シリアル伝送されたAD変換データが受信レジスタに該受
信ビット数だけ入ったとき生じる前記一致検出器の出力
により該受信レジスタへのデータ取込みを停止させそし
て該受信レジスタ内のAD変換データをプロセッサへ取込
ませることを特徴とするシリアルデータ伝送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31070786A JPH0783314B2 (ja) | 1986-12-26 | 1986-12-26 | シリアルデ−タ伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31070786A JPH0783314B2 (ja) | 1986-12-26 | 1986-12-26 | シリアルデ−タ伝送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63164639A JPS63164639A (ja) | 1988-07-08 |
| JPH0783314B2 true JPH0783314B2 (ja) | 1995-09-06 |
Family
ID=18008501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31070786A Expired - Lifetime JPH0783314B2 (ja) | 1986-12-26 | 1986-12-26 | シリアルデ−タ伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783314B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02245447A (ja) * | 1989-03-18 | 1990-10-01 | Fujitsu Ten Ltd | ノイズ検出方法 |
| JPH08223098A (ja) * | 1995-02-14 | 1996-08-30 | Ido Tsushin Syst Kaihatsu Kk | ダイバシティ合成等化装置 |
| JP5719461B1 (ja) * | 2014-03-27 | 2015-05-20 | 日本電信電話株式会社 | コヒーレント光通信用増幅器 |
-
1986
- 1986-12-26 JP JP31070786A patent/JPH0783314B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63164639A (ja) | 1988-07-08 |
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