JPH0712148B2 - 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 - Google Patents
逐次比較型ａ／ｄ変換器からのデ−タ受信方法Info
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- JPH0712148B2 JPH0712148B2 JP61289679A JP28967986A JPH0712148B2 JP H0712148 B2 JPH0712148 B2 JP H0712148B2 JP 61289679 A JP61289679 A JP 61289679A JP 28967986 A JP28967986 A JP 28967986A JP H0712148 B2 JPH0712148 B2 JP H0712148B2
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Landscapes
- Communication Control (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、逐次比較型A/D変換器の変換データをシリア
ル受信割込みで受信するデータ受信方法に関する。
ル受信割込みで受信するデータ受信方法に関する。
CPUからA/D変換開始の指令を出し、これを受けた逐次比
較型のA/D変換器（以下ADCと略す）が変換データをシリ
アルに出力すると、CPU側のシリアル受信レジスタに所
定ビット数の変換データが取込まれた段階でCPUにシリ
アル割込みがかかる。CPUはこの割込みを持って変換デ
ータを取込み、１回のA/D変換を完了する。
較型のA/D変換器（以下ADCと略す）が変換データをシリ
アルに出力すると、CPU側のシリアル受信レジスタに所
定ビット数の変換データが取込まれた段階でCPUにシリ
アル割込みがかかる。CPUはこの割込みを持って変換デ
ータを取込み、１回のA/D変換を完了する。
第３図はこの種のシステムの構成図で、１はCPU、２は
逐次比較型ADC、３はシリアルデータライン、４はシリ
アル受信レジスタである。CPU1からADC2へはアナログ入
力のCH（チャネル）選択信号、ADスタート信号、クロッ
ク信号が出力される。ADC2は３ビットのCH選択信号をア
ドレスラッチ21に保持し、該当するアナログ入力（CH0
〜CH7の１つ）をマルチプレクサ22で選択する。逐次比
較レジスタ（SAR）23はADスタート信号を受けると、先
ず最大基準電圧REFの1/2をD/A変換器（DAC）24に与え、
そのアナログ変換値を比較器25でアナログ入力と比較さ
せる。そして、マルチプレクサ22を通して該当するチャ
ネルの比較結果（大小に応じて1,0となる）がSAR23に入
力されると、SAR23は次の比較値2-2REFをDAC24に与え、
以下クロックが入力する毎に2-3REF,2-4REF,……と比較
値を変更する。そして、最後の比較値2-8REFに対する比
較結果が得られたら、2-1REF〜2-8REFに対する８ビット
のA/D変換データにスタートビットとストップビットを
加えてシフトレジスタ26からデータライン３にシリアル
に送出し、CPU側のシリアル受信レジスタ４へ転送す
る。
逐次比較型ADC、３はシリアルデータライン、４はシリ
アル受信レジスタである。CPU1からADC2へはアナログ入
力のCH（チャネル）選択信号、ADスタート信号、クロッ
ク信号が出力される。ADC2は３ビットのCH選択信号をア
ドレスラッチ21に保持し、該当するアナログ入力（CH0
〜CH7の１つ）をマルチプレクサ22で選択する。逐次比
較レジスタ（SAR）23はADスタート信号を受けると、先
ず最大基準電圧REFの1/2をD/A変換器（DAC）24に与え、
そのアナログ変換値を比較器25でアナログ入力と比較さ
せる。そして、マルチプレクサ22を通して該当するチャ
ネルの比較結果（大小に応じて1,0となる）がSAR23に入
力されると、SAR23は次の比較値2-2REFをDAC24に与え、
以下クロックが入力する毎に2-3REF,2-4REF,……と比較
値を変更する。そして、最後の比較値2-8REFに対する比
較結果が得られたら、2-1REF〜2-8REFに対する８ビット
のA/D変換データにスタートビットとストップビットを
加えてシフトレジスタ26からデータライン３にシリアル
に送出し、CPU側のシリアル受信レジスタ４へ転送す
る。
第４図はクロック周波数を250KHzとしてアナログ入力を
８ビットにAD変換する場合のタイムチャートである。１
クロック周期は４μｓであるので８ビットのAD変換には
８×４μｓ＝32μｓ要し、またデータ送信にはスター
ト、ストップの各１ビットを付加するため（８＋２）×
４μｓ＝40μｓ要す。従って、ADスタート信号の立ち上
りから一定時間Ｔ（＝72μｓ）後にCPU1に受信割込みが
かかる。
８ビットにAD変換する場合のタイムチャートである。１
クロック周期は４μｓであるので８ビットのAD変換には
８×４μｓ＝32μｓ要し、またデータ送信にはスター
ト、ストップの各１ビットを付加するため（８＋２）×
４μｓ＝40μｓ要す。従って、ADスタート信号の立ち上
りから一定時間Ｔ（＝72μｓ）後にCPU1に受信割込みが
かかる。
第５図（ａ）はクロックとシリアル転送データの関係を
示しており、この例ではシリアル受信レジスタ４はクロ
ックの立下りでデータを取込むことができる。
示しており、この例ではシリアル受信レジスタ４はクロ
ックの立下りでデータを取込むことができる。
ところで、内燃機関を制御する電子制御装置では、制御
内容が複雑になるにつれてA/D変換の高速化の要求が生
じ、上述した様な逐次比較型のADCを用いるケースが増
えている。しかしながら、第３図で説明した様なシリア
ル受信はノイズに弱いため誤つたデータを受信する可能
性が強い。例えば、第５図（ｂ）に示すようにデータラ
イン３にノイズ（特に点火ノイズ）が混入してA/D変換
データの送出時でもないのに一時的にデータライン３の
レベルが変化すると、これがスタートビットとして読取
られる結果、ノイズによる誤ったデータが受信される。
内容が複雑になるにつれてA/D変換の高速化の要求が生
じ、上述した様な逐次比較型のADCを用いるケースが増
えている。しかしながら、第３図で説明した様なシリア
ル受信はノイズに弱いため誤つたデータを受信する可能
性が強い。例えば、第５図（ｂ）に示すようにデータラ
イン３にノイズ（特に点火ノイズ）が混入してA/D変換
データの送出時でもないのに一時的にデータライン３の
レベルが変化すると、これがスタートビットとして読取
られる結果、ノイズによる誤ったデータが受信される。
一般にADC2側ではADスタート信号を受けないときに出力
が変化しないようにデータライン３をプルアップする保
護措置を講じている。そして、CPU1もADスタートを出さ
なければ変換データは送られて来ないとの観点から、常
に受信割込を受付け得る状態にしている。このため第５
図（ｂ）のようなケースではオール１が誤受信される。
が変化しないようにデータライン３をプルアップする保
護措置を講じている。そして、CPU1もADスタートを出さ
なければ変換データは送られて来ないとの観点から、常
に受信割込を受付け得る状態にしている。このため第５
図（ｂ）のようなケースではオール１が誤受信される。
この点を改善するために、従来はデータライン３の受端
側にフィルタを設けて該ノイズを除去するようにしてい
る。しかし、フィルタを用いるとその時定数のために高
速送信できなくなり、制御の応答性を十分に高められな
い難点がある。また、アナログ回路によるフィルタはハ
ード量を増大させるので好ましくない。
側にフィルタを設けて該ノイズを除去するようにしてい
る。しかし、フィルタを用いるとその時定数のために高
速送信できなくなり、制御の応答性を十分に高められな
い難点がある。また、アナログ回路によるフィルタはハ
ード量を増大させるので好ましくない。
本発明はかかる誤受信の確率をフィルタを用いることな
く低下させようとするものである。
く低下させようとするものである。
〔問題点を解決するための手段〕 本発明は、CPUから逐次比較型A/D変換器へ変換開始指令
を出し、該指令を受けた該変換器がアナログ入力を基準
値と逐次比較して所定ビット数のデジタルデータに変換
し、更に該データをシリアル通信でCPU側のシリアル受
信レジスタに転送し終るとCPUに対し受信割込がかかる
逐次比較型A/D変換器からのデータ受信方法において、
前記変換開始指令の送出後一定期間内に発生した受信割
込で得られたデータだけを正常データとして扱うことを
特徴とするものである。
を出し、該指令を受けた該変換器がアナログ入力を基準
値と逐次比較して所定ビット数のデジタルデータに変換
し、更に該データをシリアル通信でCPU側のシリアル受
信レジスタに転送し終るとCPUに対し受信割込がかかる
逐次比較型A/D変換器からのデータ受信方法において、
前記変換開始指令の送出後一定期間内に発生した受信割
込で得られたデータだけを正常データとして扱うことを
特徴とするものである。
受信割込によって得られたデータのうち変換開始指令の
送出後一定期間内の受信割込によるデータだけを正常な
ものとして扱うと、他の期間にノイズによって受信割込
が発生してもそのデータは無視できるので、ノイズによ
る異常データで誤動作する確率は著しく低下する。この
方法は受信割込そのものを禁止しないので、ノイズが多
発すると処理時間は長くなるが、ノイズ対策の処理とし
ては簡単（時間管理の別処理が不要）であるので、プロ
グラムの追加で使用するメモリ領域が少なくて済む利点
がある。しかも、フィルタ等は使用しないのでボーレイ
トの低下は避けることができる。
送出後一定期間内の受信割込によるデータだけを正常な
ものとして扱うと、他の期間にノイズによって受信割込
が発生してもそのデータは無視できるので、ノイズによ
る異常データで誤動作する確率は著しく低下する。この
方法は受信割込そのものを禁止しないので、ノイズが多
発すると処理時間は長くなるが、ノイズ対策の処理とし
ては簡単（時間管理の別処理が不要）であるので、プロ
グラムの追加で使用するメモリ領域が少なくて済む利点
がある。しかも、フィルタ等は使用しないのでボーレイ
トの低下は避けることができる。
第１図は本発明の一実施例を示すフローチャートで、第
３図のCPU1の処理の一部を示している。COMP1は2ms毎に
発生する割込ルーチンで、「変換CHセット」は第３図の
CH選択信号送出、「AD変換開始」はADスタート信号送出
に相当する。本例では、このADスタート（変換開始指
令）から72μｓ経過前および200μｓ経過後の受信割込
によるデータを無視し、その間の受信割込によるデータ
を正常とする。第２図はこのタイムチャートである。
３図のCPU1の処理の一部を示している。COMP1は2ms毎に
発生する割込ルーチンで、「変換CHセット」は第３図の
CH選択信号送出、「AD変換開始」はADスタート信号送出
に相当する。本例では、このADスタート（変換開始指
令）から72μｓ経過前および200μｓ経過後の受信割込
によるデータを無視し、その間の受信割込によるデータ
を正常とする。第２図はこのタイムチャートである。
第４図で示したように変換開始から72μｓ後に変換デー
タの送信が完了すると、その時点でシリアル受信割込が
発生する。第１図のシリアル受信割込ルーチンではAD変
換結果に伴う処理をする前にその割込発生がADスタート
後72μｓ経過後、200μｓ経過前であるか判断し、イエ
ス（Ｙ）であれば該処理をし、ノー（Ｎ）であればその
処理をしない。
タの送信が完了すると、その時点でシリアル受信割込が
発生する。第１図のシリアル受信割込ルーチンではAD変
換結果に伴う処理をする前にその割込発生がADスタート
後72μｓ経過後、200μｓ経過前であるか判断し、イエ
ス（Ｙ）であれば該処理をし、ノー（Ｎ）であればその
処理をしない。
以上述べたように本発明によれば、逐次変換型ADCの変
換データをシリアル通信で受信する際に、受信割込によ
り得られるデータの正異常をA/D変換開始時点を基準に
した時間帯によって区別するようにしたので、ボーレイ
トを低下させることなくノイズによる誤受信の確率を低
下させることができる。
換データをシリアル通信で受信する際に、受信割込によ
り得られるデータの正異常をA/D変換開始時点を基準に
した時間帯によって区別するようにしたので、ボーレイ
トを低下させることなくノイズによる誤受信の確率を低
下させることができる。
第１図は本発明の実施例を示すフローチャート、第２図
はその動作説明図、第３図は逐次比較型A/D変換器から
データ受信するシステムの構成図、第４図はA/D変換動
作のタイムチャート、第５図はA/D変換データの説明図
である。 図中、１はCPU、２は逐次比較型A/D変換器、３はシリア
ルデータライン、４はシリアル受信レジスタである。
はその動作説明図、第３図は逐次比較型A/D変換器から
データ受信するシステムの構成図、第４図はA/D変換動
作のタイムチャート、第５図はA/D変換データの説明図
である。 図中、１はCPU、２は逐次比較型A/D変換器、３はシリア
ルデータライン、４はシリアル受信レジスタである。
Claims (1)
- 【請求項１】CPUから逐次比較型A/D変換器へ変換開始指
令を出し、該指令を受けた該変換器がアナログ入力を基
準値と逐次比較して所定ビット数のデジタルデータに変
換し、更に該データをシリアル通信でCPU側のシリアル
受信レジスタに転送し終るとCPUに対し受信割込がかか
る逐次比較型A/D変換器からのデータ受信方法におい
て、 前記変換開始指令の送出後一定期間内に発生した受信割
込で得られたデータだけを正常データとして扱うことを
特徴とする逐次比較型A/D変換器からのデータ受信方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289679A JPH0712148B2 (ja) | 1986-12-04 | 1986-12-04 | 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289679A JPH0712148B2 (ja) | 1986-12-04 | 1986-12-04 | 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142723A JPS63142723A (ja) | 1988-06-15 |
| JPH0712148B2 true JPH0712148B2 (ja) | 1995-02-08 |
Family
ID=17746340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289679A Expired - Lifetime JPH0712148B2 (ja) | 1986-12-04 | 1986-12-04 | 逐次比較型ａ／ｄ変換器からのデ−タ受信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712148B2 (ja) |
-
1986
- 1986-12-04 JP JP61289679A patent/JPH0712148B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142723A (ja) | 1988-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |