JPH09282265A - Ｄｍａ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】複数バイトのデータで１つの情報が形成される
データセットであれ、それらデータが混同されることな
く、しかも効率よく、これを転送することのできるＤＭ
Ａ制御装置を提供する。 【解決手段】ＤＭＡ制御部２１は、ＤＭＡ制御部１１か
らバイト単位でシリアル送信されるデータを受信してこ
れをＲＡＭ２３に書き込む。このとき、シリアル送信さ
れるデータが２バイトで１つの情報が形成されるデータ
セットからなるとするとき、ＤＭＡ制御部２１では、奇
数番目に受信されるデータをデータセット調整レジスタ
に一時貯蔵しつつ、これを偶数番目に受信されるデータ
と共に一括してＲＡＭ２３に書き込み制御する。これに
より、ＣＰＵ２２からＲＡＭ２３に対しワード単位での
非同期アクセスが行われる場合であれ、それらデータセ
ット以外のデータが混同してアクセスされることはなく
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばエンジン
制御などに用いられる複数の電子制御装置間で授受され
るデータのメモリアクセスを制御するＤＭＡ（ダイレク
トメモリアクセス）制御装置に関し、特に所定バイト単
位でシリアル通信されるデータの複数によって１つの情
報が形成されるデータセットを扱う上で有益なデータア
クセス構造の具現に関する。

【０００２】

【従来の技術】近年のエンジン制御をとりまく法規制
（排気ガス規制等）の強化や燃費の低減化、診断処理の
複雑化等に伴い、その電子制御装置としても１つの電子
制御装置にて全ての制御や処理を統括的に行う方向か
ら、複数の電子制御装置にてそれら制御や処理を分散し
て、すなわち機能分担して行う方向に移行しつつある。

【０００３】因みに、エンジン制御をこのような複数の
電子制御装置にて機能分担して行う場合、エンジン各部
に配設されたセンサによって検出される冷却水温情報や
空気流量情報、回転数情報、等々を各電子制御装置に取
り込むとともに、それら情報に応じた燃料噴射量や点火
時期等に関する演算、並びに対応するアクチュエータの
駆動制御等をそれら電子制御装置にて各別に実行するこ
ととなる。

【０００４】ただし、上記複数の電子制御装置の各々に
それら必要とされる情報を各別に取り込んだのでは入力
ポート数が増大して、入力回路の複雑化を招く。そこで
従来は、それら電子制御装置で共通に必要とされる情報
については１つの制御装置に代表して取り込み、これを
適宜の通信手段によって他の制御装置に転送するなどの
手法を講じている。

【０００５】そして一般に、こうした制御装置間でのデ
ータ通信には、それら制御装置のＣＰＵに演算負担をか
けることなく直接メモリをアクセスすることのできるＤ
ＭＡ（ダイレクトメモリアクセス）制御方式が採用され
ている。

【０００６】因みにこのＤＭＡ制御方式において、一方
の電子制御装置から他方の電子制御装置に対してデータ
の転送を行う場合、基本的には、以下に列記するような
処理が実行される。 （１）送信側電子制御装置のＣＰＵがそのＤＭＡ制御部
を起動してマップデータ等、所望データの転送を指示す
る。 （２）起動されたＤＭＡ制御部では、同制御装置内のＲ
ＯＭ（読み出し専用メモリ）若しくはＲＡＭ（ランダム
アクセスメモリ）に格納されている当該データを順次読
み込みつつ、これをシフトクロックに基づき受信側電子
制御装置のＤＭＡ制御部にシリアル送信する。なお、こ
の送信されるデータには、書き込みを指示するコマンド
とともにそれぞれその書き込み先（受信側電子制御装置
のＲＡＭのバンク情報）が添付される。 （３）受信側電子制御装置のＤＭＡ制御部では、この受
信されたコマンドに基づいて当該データが書き込み指示
されたデータである旨認識し、同じく受信された書き込
み先（ＲＡＭ内の指定されたバンク）に当該データを書
き込む。なおこの際、同一の書き込み先をもつ複数のデ
ータが転送される場合には、それら複数のデータがその
指定されたバンクに順番に書き込まれるようになる。

【０００７】このように、ＤＭＡ制御方式による電子制
御装置間でのデータ転送にあっては通常、シリアル通信
の開始・停止等の主導権は、送信側の一方の電子制御装
置におかれる。また、受信側の電子制御装置において、
ＣＰＵによるＲＡＭアクセスは、ＤＭＡ制御部によるこ
うしたＲＡＭアクセスとは非同期に実行される。

【０００８】

【発明が解決しようとする課題】ところで、上記ＤＭＡ
制御方式によるシリアル通信に際してその１度の通信で
転送できるデータは通常、１バイト（８ビット）のデー
タである。したがって、例えば２バイトのデータで１つ
の情報が形成されるデータセットを転送しようとする場
合には、同シリアル通信を２度行う必要がある。そして
そのような場合、受信側電子制御装置のＤＭＡ制御部に
おいても、こうしたデータセットをＲＡＭに書き込むた
めには、２度に亘って同ＲＡＭをアクセスする必要があ
る。

【０００９】一方、上記電子制御装置を構成するマイク
ロコンピュータにあって、ＣＰＵによるＲＡＭアクセス
は、バイト単位でのアクセスもあれば、ワード（２バイ
ト＝１６ビット）単位でのアクセスもある。これらアク
セス単位は、同ＣＰＵがその都度実行するプログラムの
内容に応じて随時決定される。

【００１０】ところが上述のように、受信側の電子制御
装置においては、これらＤＭＡ制御部によるＲＡＭアク
セスとＣＰＵによるＲＡＭアクセスとが非同期に実行さ
れることから、ＲＡＭに対するそれらアクセスのタイミ
ングによっては、図１９に例示するような不都合が生じ
ることともなっている。

【００１１】すなわちこの図１９は、送信側の電子制御
装置を構成する第１のマイクロコンピュータ１から受信
側の電子制御装置を構成する第２のマイクロコンピュー
タ２のＲＡＭ２３に対し、ＤＭＡ制御部２７を介してデ
ータ１の書き込みが行われた直後、同第２のマイクロコ
ンピュータ２のＣＰＵ２２によってこのＲＡＭ２３に対
するワード単位でのアクセスが行われた様子を模式的に
示している。

【００１２】このとき、上記ＲＡＭ２３に書き込まれる
データが、例えば上述した２バイトのデータで１つの情
報が形成されるデータセットであったとすると、ＣＰＵ
２２がこのＲＡＭ２３から取り込むデータは、同図１９
に示されるように、更新された「新データ１」と更新さ
れる前の「旧データ２」とが混同されたデータセットと
なる。そして、このデータセットが例えばマップデータ
であって、マップ内容がこれら「新データ」と「旧デー
タ」とで大きく変更されているような場合には、それに
基づき制御される内容にも矛盾が生じることとなる。

【００１３】またこのような問題は、更に多くのマイク
ロコンピュータ間において処理速度（通信速度）の異な
るＤＭＡ制御部を介してデータ転送が行われる場合にも
発生する。

【００１４】すなわち図２０に例示するように、第１の
マイクロコンピュータ１から第２のマイクロコンピュー
タ２へは処理速度の遅いＤＭＡ制御部２８を介してデー
タの転送を行い、第２のマイクロコンピュータ２から第
３のマイクロコンピュータ３へは処理速度の速いＤＭＡ
制御部２９及び３１を介してデータの転送行うような場
合には、 ・第１のマイクロコンピュータ１からＲＡＭ２３に対
し、遅いＤＭＡ制御部２８を介してデータ１の更新が行
われる。 ・その後、データ２の更新が行われる以前に、速いＤＭ
Ａ制御部２９及び３１によって、その更新された「新デ
ータ１」及び更新以前の「旧データ２」がＲＡＭ２３か
らＲＡＭ３３に順次転送される。 といった態様でそれらデータの転送が行われることもあ
る。そしてそのような場合、上記ＲＡＭ３３には、一時
的ではあれ、これら「新データ１」と「旧データ２」と
が混同して格納されるようになる。

【００１５】したがって、ここでもそれら転送されるデ
ータが上述した２バイトのデータで１つの情報が形成さ
れるデータセットであり、またＣＰＵ３２でも、このＲ
ＡＭ３３に対しワード単位でのアクセスを行うような場
合には、上記と同様、やはり何らかの矛盾が生じること
となる。

【００１６】なお従来、例えば特開平７−１３８９７号
公報に記載の装置のように、 ・２バイトのデータで１つの情報が形成されるデータセ
ットについてそれら１バイトのデータ毎にインデックス
を付与する。或いは特開平５−１７３９３５号公報に記
載の方法のように、 ・複数バイトのデータで１つの情報が形成されるデータ
セットを、スタートデータとエンドデータとで挟み込
む。 等々によってそれらデータセットの判別を可能とした技
術も確かに知られてはいる。

【００１７】しかし、前者の技術の場合、送信するデー
タに対して毎回インデックスを付与しなければならず、
また受信する側でも常にこの付与されたインデックスを
参照しなければならないなど、データ転送にかかる処理
負荷が増大する不都合がある。しかもこの手法では、例
えば２バイトのデータで１つの情報が形成されるデータ
セットと４バイトのデータで１つの情報が形成されるデ
ータセットとが混在して転送されるようないわゆる可変
長データを扱うこともできない。

【００１８】一方、後者の技術の場合、上記可変長デー
タを扱うことはできるものの、やはりこの場合も、それ
らデータセット毎にスタートデータとエンドデータとを
付与する必要があるとともに、ＣＰＵ側でこれらスター
トデータやエンドデータをチェックしなければならず、
データ転送にかかる処理負荷は確実に増大する。またこ
の場合、データそのものにこれらスタートデータやエン
ドデータと同一の値を用いることができないなどの制限
もある。

【００１９】この発明は、こうした実情に鑑みてなされ
たものであり、複数バイトのデータで１つの情報が形成
されるデータセットであれ、それらデータが混同される
ことなく、しかも効率よく、これを転送することのでき
るＤＭＡ制御装置を提供することを目的とする。

【００２０】またこの発明は、可変長データについて
も、スタートデータやエンドデータの付与を不要とし
て、これを確実、且つ効率よく転送することのできるＤ
ＭＡ制御装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】こうした目的を達成する
ため、この発明では、所定バイト単位でシリアル通信さ
れるデータの複数によって１つの情報が形成されるデー
タセットをメモリに書き込み、若しくはメモリから読み
出すＤＭＡ制御装置として、請求項１に記載したよう
に、 （ａ）前記データセットを形成するデータの数から前記
シリアル通信されるデータを引いた数のデータが一時貯
蔵されるデータセット調整レジスタ。 （ｂ）このレジスタに貯蔵されるデータと当該シリアル
通信されるデータとのデータセットにて前記メモリを一
括アクセスする制御手段。をそれぞれ具える構成とす
る。

【００２２】ＤＭＡ制御装置としてのこのような構成に
よれば、例えば前述した２バイトのデータで１つの情報
が形成されるデータセットの転送に際し、同データセッ
トを形成する一方のデータのみを対象として上記メモリ
（通常はＲＡＭ）がアクセスされることはなくなる。す
なわちこうしたデータセットの場合、少なくともその両
方のデータが揃っていることを条件に、当該データセッ
トを対象とする一括したメモリアクセスが行われるよう
になる。

【００２３】したがって、前述したＣＰＵ等から同メモ
リに対して、例えばワード単位での非同期アクセスが行
われる場合であれ、それらデータセット以外のデータが
混同してアクセスされることはなくなり、矛盾した制御
が行われるなどの不都合も自ずと解消されるようにな
る。

【００２４】なお、ここでの例のように、前記データが
１バイト単位でシリアル通信され、前記データセットが
２バイトのデータで１つの情報が形成されるときには、
請求項２記載の発明によるように、上記制御手段を、
（ｂ１）奇数番目に受信されるデータを前記データセッ
ト調整レジスタに一時貯蔵しつつ、これを偶数番目に受
信されるデータと共に一括して前記メモリに書き込み制
御するもの。として構成することで、それらデータが混
同されることなく、しかも効率のよいメモリへのデータ
セット書き込み処理が実現されるようになる。

【００２５】またこうしたデータセットにおいて、請求
項３記載の発明によるように、上記制御手段を、（ｂ
２）前記メモリから前記データセットを一括して読み込
むとともにその偶数番目のデータを前記データセット調
整レジスタに一時貯蔵し、奇数番目のデータを送信した
後、該貯蔵した偶数番目のデータを送信するもの。とし
て構成することで、この場合もそれらデータが混同され
ずに且つ効率のよいメモリからのデータセット読み出し
処理が実現されるようになる。

【００２６】一方、請求項４記載の発明によるように、
上記データセット調整レジスタ、及び制御手段に更に加
えて、 （ｃ）前記データセットを形成するデータの数がバイト
長情報として記憶されるバイト長メモリ。を併せ具える
とともに、上記制御手段を、（ｂ３）前記バイト長メモ
リに記憶された値−１の数のデータを前記データセット
調整レジスタに一時貯蔵し、同貯蔵されるデータと当該
シリアル通信されるデータとのデータセットにて前記メ
モリを一括アクセスするもの。として構成すれば、如何
なるバイト長からなるデータセットについても、それら
データが揃っていることを条件に、同データセットを対
象とする一括したメモリアクセスが行われるようにな
る。

【００２７】したがってこの場合も、ＣＰＵ等から同メ
モリに対して、例えばワード単位での非同期アクセスが
行われる場合であれ、それらデータセット以外のデータ
が混同してアクセスされることはなくなり、矛盾した制
御が行われるなどの不都合も解消されるようになる。

【００２８】なおこの場合、例えば請求項５記載の発明
によるように、（ｃ１）上記バイト長メモリに記憶され
るバイト長情報を固定値とする。といった構成によれ
ば、固定されたバイト長を単位としてデータ転送が行わ
れるシステムにとっては、極めて簡易な構成にてこうし
たデータセットを対象とする一括したメモリアクセスが
行われるようになり、また請求項６記載の発明によるよ
うに、（ｃ２）上記バイト長メモリに記憶されるバイト
長情報は外部から可変設定される。といった構成によれ
ば、前述した可変長データについても、それらデータセ
ットを対象とする柔軟且つ効率のよいメモリアクセスが
行われるようになる。

【００２９】そして、特にこの請求項６記載の発明に関
しては、更に請求項７記載の発明によるように、（ｃ２
１）前記バイト長メモリに記憶されるバイト長情報は、
前記シリアル通信されるデータに先立ち、同シリアル通
信されるデータの１つとしてその旨示す適宜のコマンド
と共に転送される。（ｂ３１）前記制御手段は、該バイ
ト長情報が受信される都度これを前記バイト長メモリに
更新登録する。といった構成によって、上記バイト長情
報を外部から可変設定するための手段を特に設けずと
も、当該シリアル通信系をそのまま流用して同バイト長
情報の可変設定を行うことができるようになる。

【００３０】しかも同構成では、転送対象となるデータ
セットのバイト長を変更するときにのみ上記バイト長情
報を転送すればよく、少なくとも前述したスタートデー
タやエンドデータを付与する場合に比べてその処理負荷
は大きく軽減される。

【００３１】またこの場合、上記バイト長情報には別途
のコマンドが付与されて転送されることから、転送対象
となるデータと該バイト長情報とが混同されることもな
い。すなわち、データとして用いることのできる値に制
限が加わるようなことも一切ない。

【００３２】なお、前記データが１バイト単位でシリア
ル通信され、前記バイト長メモリに記憶されるバイト長
情報がｎ（ｎは自然数）であるとするとき、請求項８記
載の発明によるように、上記制御手段を、（ｂ４）第１
番目から第（ｎ−１）番目まで受信されるデータを順次
前記データセット調整レジスタに一時貯蔵しつつ、これ
を第ｎ番目に受信されるデータと共に一括して前記メモ
リに書き込み制御するもの。として構成することで、こ
の場合もそれらデータが混同されることなく、しかも効
率のよいメモリへのデータセット書き込み処理が実現さ
れるようになる。

【００３３】また、同じく前記データが１バイト単位で
シリアル通信され、前記バイト長メモリに記憶されるバ
イト長情報がｎ（ｎは自然数）であるとするとき、請求
項９記載の発明によるように、上記制御手段を、（ｂ
５）前記メモリからｎバイトのデータセットを一括して
読み込むとともにその第２番目から第ｎ番目のデータを
前記データセット調整レジスタに一時貯蔵し、第１番目
のデータを送信した後、該貯蔵した第２番目から第ｎ番
目のデータを順次送信するもの。として構成すること
で、上述同様、それらデータが混同されずに且つ効率の
よいメモリからのデータセット読み出し処理が実現され
るようになる。

【００３４】

【発明の実施の形態】

（第１実施形態）図１に、この発明にかかるＤＭＡ（ダ
イレクトメモリアクセス）制御装置についてその第１の
実施形態を示す。

【００３５】この第１の実施形態の装置は、例えばエン
ジン制御用のマルチＣＰＵシステムにあって、前述した
ＤＭＡ方式によるバイトデータを単位としてのシリアル
通信に際し、２バイトのデータで１つの情報が形成され
るデータセットが転送される場合であっても、それらデ
ータが混同されることなくメモリへの書き込み、或いは
メモリからの読み出しを行うことのできる装置として構
成されている。

【００３６】はじめに、図１を参照して、同実施形態の
装置が適用されるエンジン制御用のマルチＣＰＵシステ
ムについてその全体の構成を説明する。同システムにお
いて、エンジン制御装置としての主制御装置を構成する
第１のマイクロコンピュータ１は、エンジン（図示せ
ず）の燃料噴射量制御や点火時期制御等、エンジンの運
転状態を直接制御するマイクロコンピュータである。

【００３７】該第１のマイクロコンピュータ１には、以
下に説明する補助制御装置としての第２のマイクロコン
ピュータ２との間で前述したＤＭＡ方式によるデータ通
信を行うＤＭＡ制御部１１をはじめ、上記制御量として
の燃料噴射量や点火時期等を演算するＣＰＵ１２、主に
データメモリとして用いられるＲＡＭ１３、そして主に
プログラムメモリとして用いられるＲＯＭ１４等が内蔵
されている。

【００３８】ここで、上記ＤＭＡ制御部１１は、ＣＰＵ
１２によって起動されることによりＲＡＭ１３やＲＯＭ
１４に格納されているデータを第２のマイクロコンピュ
ータ２に転送したり、同第２のマイクロコンピュータ２
から必要なデータを取り込む部分である。

【００３９】なお、該ＤＭＡ制御部１１によってこれら
ＲＡＭ１３やＲＯＭ１４がアクセスされている期間は、
それらメモリに対するＣＰＵ１２からの重複したアクセ
スが行われないよう、同ＤＭＡ制御部１１からＣＰＵ１
２に対してホールド要求Ｈｒｅｑが出力される。ＣＰＵ
１２では、該ホールド要求Ｈｒｅｑが出力されている
間、メモリアクセス等を控えて待機する。

【００４０】またＣＰＵ１２は、上記ＲＡＭ１３やＲＯ
Ｍ１４はもとより、第２のマイクロコンピュータ２の後
述するＲＡＭ２３についても、その何処にどのようなデ
ータが格納されているかを把握している。

【００４１】一方、補助制御装置としての第２のマイク
ロコンピュータ２は、エンジンに取り付けられた各種セ
ンサ（図示せず）からそれらセンシングデータを取り込
むとともに、例えばノック制御や負荷制御等の補助的な
制御を主に実行するマイクロコンピュータである。

【００４２】この第２のマイクロコンピュータ２には、
上記第１のマイクロコンピュータ１のＤＭＡ制御部１１
との間でデータ通信を行うＤＭＡ制御部２１をはじめ、
上記ノック制御や負荷制御にかかる制御量を演算するＣ
ＰＵ２２、主にデータメモリとして用いられるＲＡＭ２
３、プログラムメモリとして用いられるＲＯＭ２４、更
には水温センサや吸気温センサ、エアフローメータなど
によるアナログセンシングデータをディジタル量に変換
するＡ／Ｄ変換器２５、並びにそれらディジタル量に変
換すべきデータを選択するマルチプレクサ２６等が内蔵
されている。

【００４３】ここで、ＤＭＡ制御部２１は、上記ＤＭＡ
制御部１１から受信されるコマンドに基づいて、ＲＡＭ
２３へのデータ書き込みやＲＡＭ２３からのデータ読み
出しにかかるメモリアクセス、並びにＡ／Ｄ変換器２５
を起動してのＡ／Ｄ変換処理やその処理結果の返信等を
行う部分である。これらＤＭＡ制御部１１及びＤＭＡ制
御部２１の詳細、並びにそれらデータの通信構造につい
ては、後に、図２〜図１４を参照して詳述する。

【００４４】なお、この第２のマイクロコンピュータ２
にあっても、ＤＭＡ制御部２１によってＲＡＭ２３がア
クセスされている期間は、同ＲＡＭ２３に対するＣＰＵ
２２からの重複したアクセスが行われないよう、ＤＭＡ
制御部２１からＣＰＵ２２に対してホールド要求Ｈｒｅ
ｑが出力される。ＣＰＵ２２では、このホールド要求Ｈ
ｒｅｑが出力されている間、メモリアクセス等を控えて
待機する。

【００４５】また前述のように、同第２のマイクロコン
ピュータ２において、ＣＰＵ２２によるＲＡＭ２３のア
クセスは、ＤＭＡ制御部２１による上述したＲＡＭ２３
へのアクセスとは非同期に実行される。

【００４６】また、ＣＰＵ２２にあっては、このＲＡＭ
２３の何処にどのようなデータが格納されているかを常
に把握しており、上記ノック制御や負荷制御等に際して
必要なときに、それら必要とされるデータをＲＡＭ２３
から読み込み、或いはＲＡＭ２３に書き込む。

【００４７】図２は、同第１の実施形態の装置のＤＭＡ
制御部１１及びＤＭＡ制御部２１についてその具体構成
を示したものであり、次に、同図２を併せ参照して、そ
れらＤＭＡ制御部におけるデータ通信構造を更に詳述す
る。

【００４８】この図２に示されるように、ＤＭＡ制御部
１１は、１６ステージからなるシフトレジスタ１１１と
シフトクロック発生回路１１２とを具えて構成されてお
り、ＤＭＡ制御部２１は、同じく１６ステージからなる
シフトレジスタ２１１とシリアルＩ／Ｏコントローラ２
１２、及びデータセット調整レジスタ２１３を具えて構
成されている。

【００４９】ここで、これら各ＤＭＡ制御部のシフトレ
ジスタ１１１及び２１１は、同図２に示される態様でル
ープ状に接続されており、ＤＭＡ制御部１１側に設けら
れたシフトクロック発生回路１１２から出力されるシフ
トクロックＳＣＬＫに基づいて互いのデータが交換され
るようになる。

【００５０】すなわちこれらシフトレジスタ１１１及び
２１１では、このシフトクロックＳＣＬＫの１クロック
毎に、・シフトレジスタ１１１の先頭ビット（ｂｉｔ１
５）がシフトレジスタ２１１の最終ビット（ｂｉｔ０）
に転送される（ＤＭＡ制御部２１からみたシリアル受信
信号Ｓｉｎ）。・シフトレジスタ２１１の先頭ビット
（ｂｉｔ１５）がシフトレジスタ１１１の最終ビット
（ｂｉｔ０）に転送される（ＤＭＡ制御部２１からみた
シリアル送信信号Ｓｏｕｔ）。といったシフト動作が同
時に実行されるものであり、ここでの例の場合、シフト
クロックＳＣＬＫが１６クロック出力されることで、そ
れら各シフトレジスタ１１１及び２１１にセットされて
いる１６ビット分のデータ（メッセージ）が全て交換さ
れるようになる。

【００５１】図３に、同クロックＳＣＬＫに基づくそれ
らＤＭＡ制御部１１及びＤＭＡ制御部２１でのビットデ
ータサンプリング態様を参考までに示す。この図３に示
されるように、同実施形態の装置にあっては、シフトク
ロックＳＣＬＫの立下りに同期して上記ビットデータの
送信が行われ、同シフトクロックＳＣＬＫの立上りに同
期して当該ビットデータのサンプリングが行われる。

【００５２】なお、ＤＭＡ制御部１１において、上記シ
フトレジスタ１１１にセットされる１６ビットのメッセ
ージには、授受の対象となる通常１バイト（８ビット）
からなるデータの他に、 （Ａ）ＲＡＭ２３へのデータ書き込み要求コマンド （Ｂ）ＲＡＭ２３からのデータ読み出し要求コマンド （Ｃ）Ａ／Ｄ変換要求コマンド 等のコマンドが含まれる。

【００５３】一方、ＤＭＡ制御部２１において、シリア
ルＩ／Ｏコントローラ２１２は、上記シフトクロックＳ
ＣＬＫに基づくいわゆるハンドシェイクでのシリアルデ
ータ交換に際し、その受信されたメッセージの上記コマ
ンドを解読してＲＡＭ２３や上記Ａ／Ｄ変換器２５に対
するアクセスを実行する部分である。

【００５４】また、同シリアルＩ／Ｏコントローラ２１
２では、それら要求されるアクセスを終え、上記シフト
レジスタ２１１に該当するデータをセットするなどその
要求に応じる用意ができた時点で、処理完了信号ＥＯＣ
Ｔを上記ＤＭＡ制御部１１に対し出力する（正確にはそ
の論理レベルを論理ハイレベルに立ち上げる）。ＤＭＡ
制御部１１では、シリアルＩ／Ｏコントローラ２１２か
らこうして処理完了信号ＥＯＣＴが出力されることによ
って当該要求に応じる用意ができた旨判断し、上記シフ
トクロック発生回路１１２を再起動して、上記シフトレ
ジスタ１１１にセットしたデータの転送、或いは同シフ
トレジスタ１１１へのデータの取り込みを行うこととな
る。

【００５５】以下に、同システムにおいて実行されるデ
ータ通信の具体例について、上記各コマンドによる要求
内容との対応のもとに順次列記する。 （Ａ）ＲＡＭ２３へのデータ書き込み要求 同システムにおいて、上記エンジン制御装置（主制御装
置）を構成する第１のマイクロコンピュータ１から上記
補助制御装置を構成する第２のマイクロコンピュータ２
のＲＡＭ２３に対して書き込み要求されるデータとして
は、例えば図４に例示するようなノック制御用のデータ
がある。

【００５６】すなわち同図４において、図４（ａ）は、
上記第１のマイクロコンピュータ１のＲＯＭ１４に予め
登録されている ・ノック判定補正値のマップデータ ・フェイル判定レベルのマップデータ ・ゲート区間のマップデータ 等々についてその記憶構造を模式的に示したものであ
り、また図４（ｂ）は、それらデータの転送先（書き込
み先）である上記第２のマイクロコンピュータ２のＲＡ
Ｍ２３についてそのバンク構造を模式的に示したもので
ある。

【００５７】同システムにあっては図４（ａ）に付記す
るように、上記ＲＯＭ１４に予め登録されているデータ
のうち、「ノック判定補正値のマップデータ」はＲＡＭ
２３の「バンク０」に、「フェイル判定レベルのマップ
データ」はＲＡＭ２３の「バンク１」に、「ゲート区間
のマップデータ」はＲＡＭ２３の「バンク２」にそれぞ
れ書き込まれるものとしている。ＲＡＭ２３の「バンク
３」には、例えば上述した負荷制御用のデータなどが書
き込まれる。

【００５８】なお、上記ノック制御用のデータにおい
て、「ノック判定補正値のマップデータ」とは、エンジ
ンのノック判定の際に使用される補正値についてこれを
マップ化したデータである。また「フェイル判定レベル
のマップデータ」とは、ノックセンサ（図示せず）の断
線検出を行う際に使用される基準値（比較値）について
これをマップ化したデータである。そして、ノック制御
にあっては通常、ノックセンサの出力をピークホールド
し、そのピークホールドレベルに応じた振動抑制制御を
行うこととなる。「ゲート区間のマップデータ」とは、
このノックセンサの出力をピークホールドする区間につ
いてこれをマップ化したデータである。

【００５９】図５（ａ）及び（ｂ）に、こうしたＲＡＭ
２３へのデータ書き込み要求に際してＤＭＡ制御部１１
を通じて上記シフトレジスタ１１１にセットされるシリ
アルデータのデータ構造、並びにＤＭＡ制御部２１を通
じて上記シフトレジスタ２１１にセットされるシリアル
データのデータ構造をそれぞれ示す。

【００６０】すなわち、同データ書き込み要求に際し、
ＤＭＡ制御部１１からは図５（ａ）に示されるように、 ・書き込み要求コマンド「０１１」（ｂｉｔ１５〜ｂｉ
ｔ１３） ・ＲＡＭ２３内の書き込み指定バンク（ｂｉｔ１２〜ｂ
ｉｔ９） ・ダミーデータ（ｂｉｔ８） ・上記各マップデータ等の書き込みデータ（ｂｉｔ７〜
ｂｉｔ０） といったデータ構造にて上記１６ビットからなるメッセ
ージが送信される。

【００６１】一方、こうしたメッセージを受信したＤＭ
Ａ制御部２１からは、図５（ｂ）に示されるように、 ・ダミーデータ（ｂｉｔ１５〜ｂｉｔ６） ・当該データ書き込みが正常終了したか否かを示す判別
ビット（ｂｉｔ５） ・ダミーデータ（ｂｉｔ４） ・ＲＡＭ２３内の書き込みバンク（ｂｉｔ３〜ｂｉｔ
０） といったデータ構造にて、これも上記１６ビットからな
るメッセージが返信される。なお、ｂｉｔ３〜ｂｉｔ０
の「ＲＡＭ２３内の書き込みバンク」としては、上記受
信メッセージのｂｉｔ１２〜ｂｉｔ９にある「ＲＡＭ２
３内の書き込み指定バンク」のコピーが用いられる。

【００６２】図６は、ＤＭＡ制御部１１とＤＭＡ制御部
２１とでこうしたデータ構造を持つメッセージが授受さ
れる該データ書き込み要求時のデータ転送態様を示した
ものであり、次に、この図６を併せ参照して、データ書
き込み要求時におけるＤＭＡ制御部１１並びにＤＭＡ制
御部２１の基本動作を説明する。

【００６３】この場合、ＤＭＡ制御部１１にあっては先
のＣＰＵ１２からの指示に基づき、図５（ａ）に示した
メッセージがそのシフトレジスタ１１１に予めセットさ
れ、他方のＤＭＡ制御部２１にあっては、ダミーデータ
がそのシフトレジスタ２１１に予めセットされる。

【００６４】こうした状態において、時刻ｔ11に、シフ
トクロックＳＣＬＫがＤＭＡ制御部１１側から発せられ
たとすると（図６（ａ））、このクロックＳＣＬＫの最
初の立下りに同期して上記信号ＥＯＣＴがひとまず論理
ハイレベルに立ち上げられるとともに（図６（ｄ））、
同クロックＳＣＬＫの１６クロック出力に基づいて、そ
れら各シフトレジスタ１１１及び２１１にセットされて
いるメッセージが先の図２及び図３に示される態様で交
換される（図６（ｂ）及び（ｃ））。

【００６５】その結果、ＤＭＡ制御部２１のシフトレジ
スタ２１１には、上記書き込み要求コマンド「０１１」
をはじめ、ＲＡＭ２３内の書き込み指定バンク、並びに
上記各マップデータ等からなるとする第１番目の書き込
みデータ（データ１）が受信されることとなる。

【００６６】ＤＭＡ制御部２１のシリアルＩ／Ｏコント
ローラ２１２では、この受信メッセージに含まれる上記
書き込み要求コマンド「０１１」に基づいて当該メッセ
ージがＲＡＭ２３への書き込み要求である旨を判断し、
当該データ１をＲＡＭ２３内の指定されたバンクに書き
込むなど、同要求に応ずるべく所定の処理を実行した
後、図５（ｂ）に示した構造の返信メッセージをシフト
レジスタ２１１にセットする。そしてその後、上記信号
ＥＯＣＴを論理ハイレベルに立ち上げて、該処理が完了
した旨をＤＭＡ制御部１１に通知する（図６（ｄ）時刻
ｔ13、なお同信号ＥＯＣＴは上記シフトクロックＳＣＬ
Ｋの最後の立上り（時刻ｔ12）に同期して論理ハイレベ
ルに立ち下げられている）。

【００６７】他方、ＤＭＡ制御部１１では上述のよう
に、該信号ＥＯＣＴが論理ハイレベルに立ち上げられる
ことによって先の要求が満たされた旨判断する。そし
て、引き続き、図５（ａ）に示したデータ構造にて、書
き込み要求コマンド「０１１」をはじめ、ＲＡＭ２３内
の書き込み指定バンク、並びに第２番目の書き込みデー
タ（データ２）をそのシフトレジスタ１１１にセットし
た後、時刻ｔ14に、シフトクロック発生回路１１２を起
動して、同メッセージとＤＭＡ制御部２１のシフトレジ
スタ２１１にセットされている上記返信メッセージとを
交換する。

【００６８】以後は、同図６に示される態様で、上記に
準じた処理が、これらＤＭＡ制御部１１及びＤＭＡ制御
部２１を通じて繰り返し実行されることとなる（時刻ｔ
15、時刻ｔ16、…）。 （Ｂ）ＲＡＭ２３からのデータ読み出し要求 同システムにおいて、上記エンジン制御装置（主制御装
置）を構成する第１のマイクロコンピュータ１が上記補
助制御装置を構成する第２のマイクロコンピュータ２の
ＲＡＭ２３から読み出し要求するデータとしては、同第
２のマイクロコンピュータ２による例えば負荷状態等に
ついての演算値がある。

【００６９】図７（ａ）及び（ｂ）に、こうしたＲＡＭ
２３からのデータ読み出し要求に際してＤＭＡ制御部１
１を通じて上記シフトレジスタ１１１にセットされるシ
リアルデータのデータ構造、並びにＤＭＡ制御部２１を
通じて上記シフトレジスタ２１１にセットされるシリア
ルデータのデータ構造をそれぞれ示す。

【００７０】すなわち、同データ読み出し要求に際し、
ＤＭＡ制御部１１からは図７（ａ）に示されるように、 ・読み出し要求コマンド「０１０」（ｂｉｔ１５〜ｂｉ
ｔ１３） ・ＲＡＭ２３内の読み出し指定バンク（ｂｉｔ１２〜ｂ
ｉｔ９） ・ダミーデータ（ｂｉｔ８〜ｂｉｔ０） といったデータ構造にて上記１６ビットからなるメッセ
ージが送信される。

【００７１】一方、こうしたメッセージを受信したＤＭ
Ａ制御部２１からは、図７（ｂ）に示されるように、 ・ＲＡＭ２３からの指定された読み出しデータ（ｂｉｔ
１５〜ｂｉｔ８） ・ダミーデータ（ｂｉｔ７〜ｂｉｔ６） ・当該データ読み出しが正常終了したか否かを示す判別
ビット（ｂｉｔ５） ・ダミーデータ（ｂｉｔ４） ・ＲＡＭ２３内の読み出しバンク（ｂｉｔ３〜ｂｉｔ
０） といったデータ構造にて、これも上記１６ビットからな
るメッセージが返信される。なお、ｂｉｔ３〜ｂｉｔ０
の「ＲＡＭ２３内の読み出しバンク」としても、上記受
信メッセージのｂｉｔ１２〜ｂｉｔ９にある「ＲＡＭ２
３内の読み出し指定バンク」のコピーが用いられる。

【００７２】図８は、ＤＭＡ制御部１１とＤＭＡ制御部
２１とでこうしたデータ構造を持つメッセージが授受さ
れる該データ読み出し要求時のデータ転送態様を示した
ものであり、次に、この図８を併せ参照して、データ読
み出し要求時におけるＤＭＡ制御部１１並びにＤＭＡ制
御部２１の基本動作を説明する。

【００７３】この場合、ＤＭＡ制御部１１にあっては先
のＣＰＵ１２からの指示に基づき、図７（ａ）に示した
メッセージがそのシフトレジスタ１１１に予めセットさ
れ、他方のＤＭＡ制御部２１にあっては、ダミーデータ
がそのシフトレジスタ２１１に予めセットされる。

【００７４】こうした状態において、時刻ｔ21に、シフ
トクロックＳＣＬＫがＤＭＡ制御部１１側から発せられ
たとすると（図８（ａ））、このクロックＳＣＬＫの最
初の立下りに同期して上記信号ＥＯＣＴがひとまず論理
ハイレベルに立ち上げられるとともに（図８（ｄ））、
同クロックＳＣＬＫの１６クロック出力に基づいて、そ
れら各シフトレジスタ１１１及び２１１にセットされて
いるメッセージが先の図２及び図３に示される態様で交
換される（図８（ｂ）及び（ｃ））。

【００７５】その結果、ＤＭＡ制御部２１のシフトレジ
スタ２１１には、上記読み出し要求コマンド「０１０」
をはじめ、ＲＡＭ２３内の読み出し指定バンクが受信さ
れることとなる。

【００７６】ＤＭＡ制御部２１のシリアルＩ／Ｏコント
ローラ２１２では、この受信メッセージに含まれる上記
読み出し要求コマンド「０１０」に基づいて当該メッセ
ージがＲＡＭ２３からの読み出し要求である旨を判断
し、上記演算値からなるとする第１番目の読み出しデー
タ（データ１）をＲＡＭ２３内の指定されたバンクから
読み出すなど、同要求に応ずるべく所定の処理を実行し
た後、図７（ｂ）に示した構造の返信メッセージをシフ
トレジスタ２１１にセットする。そしてその後、上記信
号ＥＯＣＴを論理ハイレベルに立ち上げて、該処理が完
了した旨をＤＭＡ制御部１１に通知する（図８（ｄ）時
刻ｔ23、なお同信号ＥＯＣＴは上記シフトクロックＳＣ
ＬＫの最後の立上り（時刻ｔ22）に同期して論理ハイレ
ベルに立ち下げられている）。

【００７７】他方、ＤＭＡ制御部１１では上述のよう
に、該信号ＥＯＣＴが論理ハイレベルに立ち上げられる
ことによって先の要求が満たされた旨判断する。そし
て、引き続き、図７（ａ）に示したデータ構造にて、読
み出し要求コマンド「０１０」をはじめ、ＲＡＭ２３内
の読み出し指定バンクをそのシフトレジスタ１１１にセ
ットした後、時刻ｔ24に、シフトクロック発生回路１１
２を起動して、同メッセージとＤＭＡ制御部２１のシフ
トレジスタ２１１にセットされている上記返信メッセー
ジとを交換する。この交換された返信メッセージのう
ち、上記読み出しデータ（データ１）は、同ＤＭＡ制御
部１１を通じて、第１のマイクロコンピュータ１のＲＡ
Ｍ１３に格納される。

【００７８】以後は、同図８に示される態様で、上記に
準じた処理が、これらＤＭＡ制御部１１及びＤＭＡ制御
部２１を通じて繰り返し実行されることとなる（時刻ｔ
25、時刻ｔ26、…）。 （Ｃ）Ａ／Ｄ変換要求 同システムにおいて、上記エンジン制御装置（主制御装
置）を構成する第１のマイクロコンピュータ１自身は、
先の図１に示されるようにＡ／Ｄ変換器を持たない。こ
のため、前述した燃料噴射量制御や点火時期制御に際し
て、例えば冷却水温等についてのセンシングデータを取
り込む必要が生じた場合には、上記補助制御装置を構成
する第２のマイクロコンピュータ２に対してＡ／Ｄ変換
要求を発し、前記Ａ／Ｄ変換器２５を通じてＡ／Ｄ変換
処理された結果を転送してもらうこととなる。

【００７９】図９（ａ）及び（ｂ）に、こうしたＡ／Ｄ
変換要求に際してＤＭＡ制御部１１を通じて上記シフト
レジスタ１１１にセットされるシリアルデータのデータ
構造、並びにＤＭＡ制御部２１を通じて上記シフトレジ
スタ２１１にセットされるシリアルデータのデータ構造
をそれぞれ示す。

【００８０】すなわち、同Ａ／Ｄ変換要求に際し、ＤＭ
Ａ制御部１１からは図９（ａ）に示されるように、 ・Ａ／Ｄ変換要求コマンド「００１」（ｂｉｔ１５〜ｂ
ｉｔ１３） ・Ａ／Ｄ変換の指定チャネル（ｂｉｔ１２〜ｂｉｔ８） ・ダミーデータ（ｂｉｔ７〜ｂｉｔ０） といったデータ構造にて上記１６ビットからなるメッセ
ージが送信される。

【００８１】一方、こうしたメッセージを受信したＤＭ
Ａ制御部２１からは、図９（ｂ）に示されるように、 ・Ａ／Ｄ変換結果（ｂｉｔ１５〜ｂｉｔ８、若しくはｂ
ｉｔ６） ・当該Ａ／Ｄ変換が正常終了したか否かを示す判別ビッ
ト（ｂｉｔ５） ・指定されたＡ／Ｄ変換チャネル（ｂｉｔ４〜ｂｉｔ
０） といったデータ構造にて、これも上記１６ビットからな
るメッセージが返信される。なお、上記「Ａ／Ｄ変換結
果」は、８ビットからなるデータ（ｂｉｔ１５〜ｂｉｔ
８）と１０ビットからなるデータ（ｂｉｔ１５〜ｂｉｔ
６）との２種類のデータに対応できるようになってい
る。また、ｂｉｔ４〜ｂｉｔ０の「指定されたＡ／Ｄ変
換チャネル（ｃｈ）」としては、これも上記受信メッセ
ージのｂｉｔ１２〜ｂｉｔ８にある「Ａ／Ｄ変換の指定
チャネル」のコピーが用いられる。

【００８２】図１０は、ＤＭＡ制御部１１とＤＭＡ制御
部２１とでこうしたデータ構造を持つメッセージが授受
される該Ａ／Ｄ変換要求時のデータ転送態様を示したも
のであり、次に、この図１０を併せ参照して、Ａ／Ｄ変
換要求時におけるＤＭＡ制御部１１並びにＤＭＡ制御部
２１の基本動作を説明する。

【００８３】この場合、ＤＭＡ制御部１１にあっては先
のＣＰＵ１２からの指示に基づき、図９（ａ）に示した
メッセージがそのシフトレジスタ１１１に予めセットさ
れ、他方のＤＭＡ制御部２１にあっては、ダミーデータ
がそのシフトレジスタ２１１に予めセットされる。

【００８４】こうした状態において、時刻ｔ31に、シフ
トクロックＳＣＬＫがＤＭＡ制御部１１側から発せられ
たとすると（図１０（ａ））、このクロックＳＣＬＫの
最初の立下りに同期して上記信号ＥＯＣＴがひとまず論
理ハイレベルに立ち上げられるとともに（図１０
（ｄ））、同クロックＳＣＬＫの１６クロック出力に基
づいて、それら各シフトレジスタ１１１及び２１１にセ
ットされているメッセージが先の図２及び図３に示され
る態様で交換される（図１０（ｂ）及び（ｃ））。

【００８５】その結果、ＤＭＡ制御部２１のシフトレジ
スタ２１１には、上記Ａ／Ｄ変換要求コマンド「００
１」をはじめ、Ａ／Ｄ変換の指定チャネルが受信される
こととなる。

【００８６】ＤＭＡ制御部２１のシリアルＩ／Ｏコント
ローラ２１２では、この受信メッセージに含まれる上記
Ａ／Ｄ変換要求コマンド「００１」に基づいて当該メッ
セージがＡ／Ｄ変換要求である旨を判断し、前記Ａ／Ｄ
変換器２５を起動してその指定されたチャネル（ｃｈ
０）のＡ／Ｄ変換を行わしめ、その結果を取り込むな
ど、同要求に応ずるべく所定の処理を実行した後、図９
（ｂ）に示した構造の返信メッセージをシフトレジスタ
２１１にセットする。そしてその後、上記信号ＥＯＣＴ
を論理ハイレベルに立ち上げて、該処理が完了した旨を
ＤＭＡ制御部１１に通知する（図１０（ｄ）時刻ｔ33、
なお同信号ＥＯＣＴは上記シフトクロックＳＣＬＫの最
後の立上り（時刻ｔ32）に同期して論理ハイレベルに立
ち下げられている）。

【００８７】他方、ＤＭＡ制御部１１では上述のよう
に、該信号ＥＯＣＴが論理ハイレベルに立ち上げられる
ことによって先の要求が満たされた旨判断する。そし
て、引き続き、図９（ａ）に示したデータ構造にて、Ａ
／Ｄ変換要求コマンド「００１」をはじめ、Ａ／Ｄ変換
の指定チャネルをそのシフトレジスタ１１１にセットし
た後、時刻ｔ34に、シフトクロック発生回路１１２を起
動して、同メッセージとＤＭＡ制御部２１のシフトレジ
スタ２１１にセットされている上記返信メッセージとを
交換する。この交換された返信メッセージのうち、上記
Ａ／Ｄ変換結果（ｃｈ０のデータ）は、同ＤＭＡ制御部
１１を通じて、第１のマイクロコンピュータ１のＲＡＭ
１３に格納される。

【００８８】以後は、同図１０に示される態様で、上記
に準じた処理が、これらＤＭＡ制御部１１及びＤＭＡ制
御部２１を通じて繰り返し実行されることとなる（時刻
ｔ35、時刻ｔ36、…）。ところで、これら処理のうち、
特に（Ａ）の「ＲＡＭ２３へのデータ書き込み要求」や
（Ｂ）の「ＲＡＭ２３からのデータ読み出し要求」にお
いては上述のように、その１度の通信で転送することの
できるデータが１バイト（８ビット）のデータとなって
いる。このため前述のように、例えば２バイトのデータ
で１つの情報が形成されるデータセットを転送しようと
する場合には、同シリアル通信を２度に亘って実行する
必要がある。

【００８９】一方、上記補助制御装置を構成する第２の
マイクロコンピュータ２にあって、ＣＰＵ２２によるＲ
ＡＭ２３に対するアクセスはワード（２バイト＝１６ビ
ット）単位で行われることもあること、しかもこのＣＰ
Ｕ２２によるＲＡＭ２３へのアクセスは上記ＤＭＡ制御
部２１による同ＲＡＭ２３へのアクセスとは非同期に行
われることも前述した。

【００９０】したがって、同第２のマイクロコンピュー
タ２において、前記ホールド要求Ｈｒｅｑにより上記Ｒ
ＡＭ２３に対するＣＰＵ２２の重複したアクセスが制限
されるとはいえ、ＤＭＡ制御部２１によって例えば第１
番目のデータ（データ１）がＲＡＭ２３に書き込まれた
直後、すなわちこのホールド要求Ｈｒｅｑが一旦解除さ
れた直後、ＣＰＵ２２によって同ＲＡＭ２３に対するワ
ード単位でのアクセスが行われたような場合には、やは
り先の図１９に例示したような不都合が生じることとな
る。

【００９１】そこで同実施形態の装置では、先の図２に
示したように、ＤＭＡ制御部２１にデータセット調整レ
ジスタ２１３を設け、該データセット調整レジスタ２１
３を通じてそれらデータの混同を回避するようにしてい
る。

【００９２】図１１は、このＤＭＡ制御部２１の上記シ
リアルＩ／Ｏコントローラ２１２を通じて実行されるＩ
／Ｏ制御ルーチン（実際にはこれと同等の処理がハード
ウェアによる論理演算によって実現される）を示したも
のであり、次に、この図１１を併せ参照して、同実施形
態のＤＭＡ制御装置によるデータ転送構造を更に詳述す
る。

【００９３】同図１１に示されるように、シリアルＩ／
Ｏコントローラ２１２では、シフトクロックＳＣＬＫの
状態に基づいてＤＭＡ制御部１１からの受信メッセージ
の有無を常時監視している。そして、この受信メッセー
ジの到来があると、ステップＳ１００にて、これに含ま
れるコマンド（上位３ビット）を解読し、該解読したコ
マンドの内容に応じて、上述した （Ａ）ＲＡＭ２３へのデータ書き込み要求 （Ｂ）ＲＡＭ２３からのデータ読み出し要求 （Ｃ）Ａ／Ｄ変換要求 にそれぞれ対応したステップＳ１１０以降の処理、ステ
ップＳ１２０以降の処理、及びステップＳ１３０以降の
処理を実行する。

【００９４】すなわちいま、上記解読したコマンドが
「ＲＡＭ２３へのデータ書き込み要求（０１１）」であ
ったとすると、シリアルＩ／Ｏコントローラ２１２はま
ず、ステップＳ１１０にて、その指定されているバンク
が前回指定されたバンクと同一であるか否かを判断す
る。

【００９５】この結果、当該指定バンクが前回指定され
たバンクと同一ではない旨判断される場合、シリアルＩ
／Ｏコントローラ２１２は、その内蔵するカウンタＣＮ
Ｔに値「１」をセットし（ステップＳ１１１）、当該メ
ッセージに含まれるデータを上記データセット調整レジ
スタ２１３に一時貯蔵する（ステップＳ１１２）。

【００９６】そしてその後は、上記シフトレジスタ２１
１にダミーデータをセットし（ステップＳ１１３）、処
理完了信号ＥＯＣＴを論理ハイレベルに立ち上げて（ス
テップＳ１４０）、当該処理を一旦終える。

【００９７】一方、上記指定バンクの比較の結果、当該
指定バンクが前回指定されたバンクと同一である旨判断
される場合、シリアルＩ／Ｏコントローラ２１２は、上
記カウンタＣＮＴの値を「ＣＮＴ←ＣＮＴ＋１」といっ
た態様でインクリメントする（ステップＳ１１４）。

【００９８】そして、このインクリメントしたカウンタ
ＣＮＴの値が奇数か偶数かを更に判断し（ステップＳ１
１５）、奇数であった場合には、上記ステップＳ１１２
の処理に移行する。すなわち、当該メッセージに含まれ
るデータを上記データセット調整レジスタ２１３に一時
貯蔵し、シフトレジスタ２１１にダミーデータをセット
した上で処理完了信号ＥＯＣＴを論理ハイレベルに立ち
上げ、当該処理を一旦終える。

【００９９】他方、同カウンタＣＮＴの値が偶数であっ
た場合には、その時点で上記データセット調整レジスタ
２１３に貯蔵されているデータと当該メッセージに含ま
れるデータとを一括してＲＡＭ２３の当該指定バンクに
書き込む（ステップＳ１１６）。

【０１００】そして、その後は同様に、上記シフトレジ
スタ２１１にダミーデータをセットし（ステップＳ１１
７）、処理完了信号ＥＯＣＴを論理ハイレベルに立ち上
げて（ステップＳ１４０）、当該処理を一旦終える。

【０１０１】ＤＭＡ制御部２１を通じてこうした書き込
み制御が繰り返されることにより、例えば図４に例示し
たマップデータを構成するデータのうちの各連続する奇
数番目のバイトデータと偶数番目のバイトデータとは、
常に２バイトの対のデータとしてＲＡＭ２３に書き込ま
れるようになる。

【０１０２】このため、例えば図１２に模式的に示すよ
うに、奇数番目のデータである「新データ１」の転送が
終了された直後に、ＣＰＵ２２からＲＡＭ２３に対しワ
ードアクセスが行われたとしても、それらＣＰＵ２２に
取り込まれるワードデータは何れも「旧データ」のまま
である。したがって、少なくともこのワードデータに基
づく制御が行われたとしても、その制御に大きな矛盾を
生じることはない。

【０１０３】また一方、例えば図１３に模式的に示すよ
うに、偶数番目のデータである「新データ２」の転送が
終了された後であれば、ＲＡＭ２３にはそれら対となる
べく「新データ１」と「新データ２」とが常に同時に存
在するようになる。したがってこの場合、ＣＰＵ２２か
らＲＡＭ２３に対しワードアクセスが行われたとき、同
ＣＰＵ２２に取り込まれるワードデータは何れも「新デ
ータ」となる。そしてこのときには勿論、それら「新デ
ータ」に基づく制御が正常に実行されるようになる。

【０１０４】図１１に戻り、同Ｉ／Ｏ制御ルーチンにお
いて、上記解読したコマンドが「ＲＡＭ２３からのデー
タ読み出し要求（０１０）」であったとすると、シリア
ルＩ／Ｏコントローラ２１２は、ステップＳ１２０に
て、その指定されているバンクが前回指定されたバンク
と同一であるか否かを判断する。

【０１０５】この結果、当該指定バンクが前回指定され
たバンクと同一ではない旨判断される場合、シリアルＩ
／Ｏコントローラ２１２は、その内蔵するカウンタＣＮ
Ｔに値「１」をセットする（ステップＳ１２１）。そし
てその後、当該メッセージに含まれる指定バンクに基づ
いてＲＡＭ２３の当該バンクに格納されている２つの連
続するバイトデータを読み込み、その１番目（奇数番
目）のデータについてはこれを上記シフトレジスタ２１
１にセットし、また２番目（偶数番目）のデータについ
てはこれを上記データセット調整レジスタ２１３に一時
貯蔵する（ステップＳ１２２）。

【０１０６】そしてその後は、処理完了信号ＥＯＣＴを
論理ハイレベルに立ち上げて（ステップＳ１４０）、当
該処理を一旦終える。一方、上記指定バンクの比較の結
果、当該指定バンクが前回指定されたバンクと同一であ
る旨判断される場合、シリアルＩ／Ｏコントローラ２１
２は、上記カウンタＣＮＴの値を「ＣＮＴ←ＣＮＴ＋
１」といった態様でインクリメントする（ステップＳ１
２３）。

【０１０７】そして、このインクリメントしたカウンタ
ＣＮＴの値が奇数か偶数かを更に判断し（ステップＳ１
２４）、奇数であった場合には、上記ステップＳ１２２
の処理に移行する。すなわち、当該メッセージに含まれ
る指定バンクに基づいてＲＡＭ２３の当該バンクに格納
されている２つの連続するバイトデータを読み込み、そ
の１番目（奇数番目）のデータについてはこれを上記シ
フトレジスタ２１１にセットし、また２番目（偶数番
目）のデータについてはこれを上記データセット調整レ
ジスタ２１３に一時貯蔵した上で処理完了信号ＥＯＣＴ
を論理ハイレベルに立ち上げ、当該処理を一旦終える。

【０１０８】他方、同カウンタＣＮＴの値が偶数であっ
た場合には、その時点で上記データセット調整レジスタ
２１３に貯蔵されているデータを上記シフトレジスタ２
１１にセットする（ステップＳ１２５）。

【０１０９】そして、その後は同様に、処理完了信号Ｅ
ＯＣＴを論理ハイレベルに立ち上げて（ステップＳ１４
０）、当該処理を一旦終える。ＤＭＡ制御部２１を通じ
てこうした読み出し制御が繰り返されることにより、例
えば図１４に模式的に示すように、ＲＡＭ２３に格納さ
れているデータのうちの各連続する奇数番目のバイトデ
ータと偶数番目のバイトデータとは、常に２バイトの対
のデータとして同ＲＡＭ２３から読み出されるようにな
る。したがって、例えばＣＰＵ２２のワードアクセスに
より、それら連続する２バイトのデータが同時に書き換
えられるような場合であれ、それら読み出されるデータ
に矛盾が生じることもなくなる。

【０１１０】また、図１１のＩ／Ｏ制御ルーチンにおい
て、上記解読したコマンドが「Ａ／Ｄ変換要求（００
１）」であった場合、シリアルＩ／Ｏコントローラ２１
２は、ステップＳ１３０にて、その指定されているＡ／
Ｄ変換チャネル（ｃｈ）を選択し、前記Ａ／Ｄ変換器２
５を起動する。そしてその後は、そのＡ／Ｄ変換結果を
上記シフトレジスタ２１１にセットし（ステップＳ１３
１）、処理完了信号ＥＯＣＴを論理ハイレベルに立ち上
げて（ステップＳ１４０）、当該処理を一旦終える。な
おこの場合、上記データセット調整レジスタ２１３は用
いられない。

【０１１１】以上説明したように、同実施形態にかかる
ＤＭＡ制御装置によれば、 （イ）２バイトのデータで１つの情報が形成されるデー
タセットの転送に際し、同データセットを形成する一方
のデータのみを対象としてＲＡＭ２３がアクセスされる
ことはなくなる。すなわちこうしたデータセットの場
合、少なくともその両方のデータが揃っていることを条
件に、当該データセットを対象とする一括したメモリア
クセスが行われるようになる。 （ロ）またこのため、ＣＰＵ２２からＲＡＭ２３に対し
て、例えばワード単位での非同期アクセスが行われる場
合であれ、それらデータセット以外のデータが混同して
アクセスされることはなくなり、矛盾した制御が行われ
るなどの不都合も自ずと解消されるようになる。 （ハ）また更に、ＲＡＭ２３に格納されているデータの
うちの各連続するバイトデータも、常に２バイトの対の
データとして同ＲＡＭ２３から読み出されるようにな
る。したがって、例えばＣＰＵ２２のワードアクセスに
より、それら連続する２バイトのデータが同時に書き換
えられるような場合であれ、それら読み出されるデータ
に矛盾が生じることもなくなる。 （ニ）しかも、このような好適なデータ転送を実現する
のに、それら授受されるメッセージ自体には何等の変更
も要しない。 等々、多くの優れた効果が奏せられるようになる。

【０１１２】なお、図１１に示したＩ／Ｏ制御ルーチン
からも明らかなように、同実施形態の装置にあっては、
上記データセットが偶数バイトのデータからなることを
想定している。このため、例えばＲＡＭ２３へのデータ
書き込み要求に際して、偶数バイトからなるデータセッ
トについてはそれらデータの全てをＲＡＭ２３に書き込
むことができるが、奇数バイトからなるデータセットの
場合、或いは通信異常等によって偶数番目のデータが送
られてこなかったような場合には、その最後のデータ、
或いは通信異常となる直前のデータが上記データセット
調整レジスタ２１３において廃棄（上書き）されてしま
うことになる。ただし、そのような場合であっても、・
偶数番目のデータとしてダミーデータを別途転送する。 ・偶数番目のデータであるにも拘わらずコマンド若しく
は指定バンクが前回のメッセージと異なるとき、上記デ
ータセット調整レジスタ２１３に貯蔵されているデータ
を単独でＲＡＭ２３のそれまでの指定バンクに強制書き
込みする。等々の制御手法を併用することで、こうした
不都合を解消することができるようになる。

【０１１３】（第２実施形態）図１５に、この発明にか
かるＤＭＡ制御装置の第２の実施形態を示す。この第２
の実施形態の装置も、基本的には先の第１の実施形態の
装置と同様、例えばエンジン制御用のマルチＣＰＵシス
テムにあって、複数バイトのデータで１つの情報が形成
されるデータセットのＤＭＡ転送を適正に実現すること
のできる装置として構成されている。ただし、この第２
の実施形態の装置にあっては、補助制御装置（第２のマ
イクロコンピュータ）側のＤＭＡ制御部に変更を加え、
前述した可変長データをも扱うことができるようにして
いる。

【０１１４】以下、先の第１の実施形態の装置との相違
点を中心に、同第２の実施形態にかかる装置の構成、並
びにデータ転送構造を詳述する。さて同第２の実施形態
の装置では、図１５に示されるように、第２のマイクロ
コンピュータに配されるＤＭＡ制御部２１’が、前記デ
ータセット調整レジスタ２１３に加え、バイト長メモリ
２１４を具える構成となっている。

【０１１５】このバイト長メモリ２１４とは、第１のマ
イクロコンピュータ側のＤＭＡ制御部１１とこのＤＭＡ
制御部２１’との間で転送されるデータセットが何バイ
トのデータからなるかを示す情報、すなわちデータセッ
トのバイト長情報ＢＬが格納されるメモリである。

【０１１６】同ＤＭＡ制御部２１’の場合、シリアルＩ
／Ｏコントローラ２１２では、このバイト長メモリ２１
４に格納されているバイト長情報ＢＬを併せ参照して、
上記データセット調整レジスタ２１３の操作、並びにＲ
ＡＭ２３のアクセスを実行することとなる。

【０１１７】図１６は、このＤＭＡ制御部２１’の上記
シリアルＩ／Ｏコントローラ２１２を通じて実行される
Ｉ／Ｏ制御ルーチン（これも実際には、これと同等の処
理がハードウェアによる論理演算によって実現される）
を示したものであり、次に、この図１６を併せ参照し
て、同実施形態のＤＭＡ制御装置によるデータ転送構造
を更に詳述する。

【０１１８】同図１６に示されるように、シリアルＩ／
Ｏコントローラ２１２ではこの場合も、シフトクロック
ＳＣＬＫの状態に基づいてＤＭＡ制御部１１からの受信
メッセージの有無を常時監視している。そして、この受
信メッセージの到来があると、ステップＳ２００にて、
これに含まれるコマンド（上位３ビット）を解読し、該
解読したコマンドの内容に応じて、前述した （Ａ）ＲＡＭ２３へのデータ書き込み要求 （Ｂ）ＲＡＭ２３からのデータ読み出し要求 （Ｃ）Ａ／Ｄ変換要求 にそれぞれ対応したステップＳ２１０以降の処理、ステ
ップＳ２２０以降の処理、及びステップＳ２３０以降の
処理を実行する。

【０１１９】すなわちいま、上記解読したコマンドが
「ＲＡＭ２３へのデータ書き込み要求（０１１）」であ
ったとすると、シリアルＩ／Ｏコントローラ２１２はま
ず、ステップＳ２１０にて、その指定されているバンク
が前回指定されたバンクと同一であるか否かを判断す
る。

【０１２０】この結果、当該指定バンクが前回指定され
たバンクと同一ではない旨判断される場合、シリアルＩ
／Ｏコントローラ２１２は、その内蔵するカウンタＣＮ
Ｔに値「１」をセットし（ステップＳ２１１）、当該メ
ッセージに含まれるデータを上記データセット調整レジ
スタ２１３に一時貯蔵する（ステップＳ２１２）。

【０１２１】そしてその後は、前記シフトレジスタ２１
１にダミーデータをセットし（ステップＳ２１３）、処
理完了信号ＥＯＣＴを論理ハイレベルに立ち上げて（ス
テップＳ２４０）、当該処理を一旦終える。

【０１２２】一方、上記指定バンクの比較の結果、当該
指定バンクが前回指定されたバンクと同一である旨判断
される場合、シリアルＩ／Ｏコントローラ２１２は、上
記カウンタＣＮＴの値を「ＣＮＴ←ＣＮＴ＋１」といっ
た態様でインクリメントする（ステップＳ２１４）。

【０１２３】そして同実施形態の装置の場合、このイン
クリメントしたカウンタＣＮＴの値が上記バイト長メモ
リ２１４に格納されているバイト長情報ＢＬの倍数か否
かを更に判断し（ステップＳ２１５）、倍数でなかった
場合には、上記ステップＳ２１２の処理に移行する。す
なわち、当該メッセージに含まれるデータを上記データ
セット調整レジスタ２１３に一時貯蔵し、シフトレジス
タ２１１にダミーデータをセットした上で処理完了信号
ＥＯＣＴを論理ハイレベルに立ち上げ、当該処理を一旦
終える。

【０１２４】他方、同カウンタＣＮＴの値がバイト長情
報ＢＬの倍数であった場合には、その時点で上記データ
セット調整レジスタ２１３に貯蔵されているデータ群と
当該メッセージに含まれるデータとを一括してＲＡＭ２
３の当該指定バンクに書き込む（ステップＳ２１６）。

【０１２５】そして、その後は同様に、上記シフトレジ
スタ２１１にダミーデータをセットし（ステップＳ２１
７）、処理完了信号ＥＯＣＴを論理ハイレベルに立ち上
げて（ステップＳ２４０）、当該処理を一旦終える。

【０１２６】ＤＭＡ制御部２１’を通じてこうした書き
込み制御が繰り返されることにより、例えば先の図４に
例示したマップデータを構成するデータのうちの各連続
して１つの情報を形成するバイトデータ群は、常にそれ
らがセットとしてＲＡＭ２３に書き込まれるようにな
る。

【０１２７】このため、例えば図１７に模式的に示すよ
うに、上記バイト長メモリ２１４に格納されているバイ
ト長情報ＢＬが「４」であった場合には、「新データ
１」〜「新データ３」までが上記データセット調整レジ
スタ２１３に順次一時貯蔵され、「新データ４」が受信
されたとき、これら「新データ１」〜「新データ４」か
らなる４バイト（３２ビット）のデータセットが一括し
てＲＡＭ２３に書き込まれるようになる。したがって、
もしも前記ＣＰＵ２２によってこのＲＡＭ２３に対する
ワードアクセスが行われる場合であれ、この場合も「新
データ」と「旧データ」とが混同されることなく、適正
に取り込まれるようになる。

【０１２８】また、図１６に示すＩ／Ｏ制御ルーチンに
おいて、上記解読したコマンドが「ＲＡＭ２３からのデ
ータ読み出し要求（０１０）」であったとすると、シリ
アルＩ／Ｏコントローラ２１２は、ステップＳ２２０に
て、その指定されているバンクが前回指定されたバンク
と同一であるか否かを判断する。

【０１２９】この結果、当該指定バンクが前回指定され
たバンクと同一ではない旨判断される場合、シリアルＩ
／Ｏコントローラ２１２は、その内蔵するカウンタＣＮ
Ｔに値「１」をセットする（ステップＳ２２１）。そし
てその後、上記バイト長メモリ２１４に格納されている
バイト長情報ＢＬの参照のもとに、ＲＡＭ２３の当該指
定バンクからＢＬバイトのデータ群（データセット）を
一括して読み込む。そして、その１番目のデータについ
てはこれを上記シフトレジスタ２１１にセットし、また
２番目以降のデータについてはこれをその順番に従って
上記データセット調整レジスタ２１３に一時貯蔵する
（ステップＳ２２２）。

【０１３０】そしてその後は、処理完了信号ＥＯＣＴを
論理ハイレベルに立ち上げて（ステップＳ２４０）、当
該処理を一旦終える。一方、上記指定バンクの比較の結
果、当該指定バンクが前回指定されたバンクと同一であ
る旨判断される場合、シリアルＩ／Ｏコントローラ２１
２は、上記カウンタＣＮＴの値を「ＣＮＴ←ＣＮＴ＋
１」といった態様でインクリメントする（ステップＳ２
２３）。

【０１３１】そして、このインクリメントしたカウンタ
ＣＮＴの値が上記バイト長情報ＢＬの「倍数＋１」か否
かを更に判断し（ステップＳ２２４）、該バイト長情報
ＢＬの「倍数＋１」であった場合には、上記ステップＳ
２２２の処理に移行する。

【０１３２】他方、同カウンタＣＮＴの値が上記バイト
長情報ＢＬの「倍数＋１」ではなかった場合には、上記
データセット調整レジスタ２１３に貯蔵されている当該
データセットの２番目以降のデータを、同一ルーチンが
繰り返される都度、順番に上記シフトレジスタ２１１に
セットする（ステップＳ２２５）。

【０１３３】そして、その後は同様に、処理完了信号Ｅ
ＯＣＴを論理ハイレベルに立ち上げて（ステップＳ２４
０）、当該処理を一旦終える。ＤＭＡ制御部２１’を通
じてこうした読み出し制御が実行されることにより、Ｒ
ＡＭ２３に格納されているバイトデータがそれらデータ
セットを単位として一括して同ＤＭＡ制御部２１’に読
み込まれるようになる。

【０１３４】このため、例えば図１８に模式的に示すよ
うに、上記バイト長メモリ２１４に格納されているバイ
ト長情報ＢＬが「４」であった場合には、ＲＡＭ２３に
格納されているデータのうちの各連続する４バイトから
なるデータセットが一括してＤＭＡ制御部２１’に読み
込まれることとなる。したがってこの場合も、例えばＣ
ＰＵ２２のワードアクセスにより、それら連続するデー
タ群が同時に書き換えられるような場合であれ、それら
読み出されるデータに矛盾が生じることはなくなる。

【０１３５】なお、この図１６のＩ／Ｏ制御ルーチンに
おいても、上記解読したコマンドが「Ａ／Ｄ変換要求
（００１）」であった場合には、ステップＳ２３０に
て、その指定されているＡ／Ｄ変換チャネル（ｃｈ）の
選択、並びにＡ／Ｄ変換器２５の起動が行われ、ステッ
プＳ２３１にて、そのＡ／Ｄ変換結果が上記シフトレジ
スタ２１１にセットされる。

【０１３６】以上説明したように、同第２の実施形態に
かかるＤＭＡ制御装置によれば、先の実施形態での効果
に加えて、 （ホ）如何なるバイト長からなるデータセットについて
も、それらデータが揃っていることを条件に同データセ
ットを対象とする一括したメモリアクセスが行われるよ
うになる。 （ヘ）したがってこの場合も、ＣＰＵ２２からＲＡＭ２
３に対して例えばワード単位での非同期アクセスが行わ
れる場合であれ、それらデータセット以外のデータが混
同してアクセスされることはなくなる。 など、同ＤＭＡ制御装置として更に望ましい効果が奏せ
られるようになる。

【０１３７】なお、同第２の実施形態の装置において、
上記バイト長メモリ２１４に格納されるバイト長情報Ｂ
Ｌの設定手法は任意であり、少なくとも同バイト長情報
ＢＬが外部から可変設定されるようにすることで、前述
した可変長データについてもそれらデータセットを対象
とする柔軟且つ効率のよいメモリアクセスが行われるよ
うになる。

【０１３８】またこの場合、特に ・バイト長メモリ２１４に格納されるバイト長情報ＢＬ
は、前記シリアル通信されるデータに先立ち、同シリア
ル通信されるデータの１つとして、ＤＭＡ制御部１１か
らその旨示す適宜のコマンド（例えば「１１１」等、前
記（Ａ）〜（Ｃ）の各コマンドとは異なるコマンド）と
共にＤＭＡ制御部２１’に転送される。 ・ＤＭＡ制御部２１’のシリアルＩ／Ｏコントローラ２
１２では、該バイト長情報ＢＬが受信される都度これを
バイト長メモリ２１４に更新登録する。 といった構成を採用すれば、同バイト長情報ＢＬを外部
から可変設定するための手段を特に設けずとも、当該シ
リアル通信系をそのまま流用してその可変設定を行うこ
とができるようになる。

【０１３９】しかも同構成では、転送対象となるデータ
セットのバイト長を変更するときにのみ上記バイト長情
報ＢＬを転送すればよく、少なくとも前述したスタート
データやエンドデータを付与する場合に比べてその処理
負荷は大きく軽減される。

【０１４０】またこの場合、上記バイト長情報ＢＬには
別途のコマンドが付与されて転送されることから、転送
対象となるデータと該バイト長情報ＢＬとが混同される
こともない。すなわち、データとして用いることのでき
る値に制限が加わることは一切ない。

【０１４１】また一方、上記バイト長メモリ２１４に設
定されるバイト長情報ＢＬは固定であってもよい。この
場合、可変長データを扱うことはできないが、固定され
たバイト長を単位としてデータ転送が行われるシステム
にとっては、極めて簡易な構成にてこうしたデータセッ
トを対象とする一括したメモリアクセスが行われるよう
になる。

【０１４２】また、以上では説明の便宜上、先の図１９
に例示したようなデータ混同を回避する場合について説
明したが、この発明にかかるＤＭＡ制御装置の上記構成
が、先の図２０に例示したような、更に多くのマイクロ
コンピュータ間で処理速度（通信速度）の異なるＤＭＡ
制御部を介してデータ転送が行われる場合にも有効であ
ることは云うまでもない。

【０１４３】更にはまた、上記実施形態の装置では何れ
も、そのデータ通信（データ交換）方式としてシリアル
データによるハンドシェイク通信を採用した。このた
め、より少ない配線（通信線）に基づく高速なデータ通
信が実現されるようになる。ただし、同データ通信方式
として、必ずしもこのような通信方式だけが有効である
とは限らない。他に例えば、データを一旦受け取ってか
ら送信データを返すいわゆる全２重通信インターフェー
スを利用したシリアル通信回路なども適宜採用すること
ができる。

【０１４４】また、同じく上記各実施形態の装置では、
マルチＣＰＵシステムとして、車載用エンジンの電子制
御装置を例にとったが、この発明にかかるＤＭＡ制御装
置がこのようなエンジン制御システムに限定されるもの
でないことは勿論である。

【０１４５】すなわち、複数のＣＰＵ或いはメモリにて
入出力装置を非同期的に共有しつつその分担された処理
を実行するシステムであれば、他の如何なるシステムに
ついても、この発明にかかるＤＭＡ制御装置を適用する
ことはできる。

【図面の簡単な説明】

【図１】この発明のＤＭＡ制御装置の第１の実施形態を
示すブロック図。

【図２】同実施形態のＤＭＡ制御部の具体構成を示すブ
ロック図。

【図３】同ＤＭＡ制御部でのデータ取り込み態様を示す
タイムチャート。

【図４】ＤＭＡ制御において転送対象となるデータ例を
示す略図。

【図５】データ書き込み要求時のシリアルデータ構造例
を示す略図。

【図６】データ書き込み要求時のデータ転送態様を示す
タイムチャート。

【図７】データ読み出し要求時のシリアルデータ構造例
を示す略図。

【図８】データ読み出し要求時のデータ転送態様を示す
タイムチャート。

【図９】Ａ／Ｄ変換要求時のシリアルデータ構造例を示
す略図。

【図１０】Ａ／Ｄ変換要求時のデータ転送態様を示すタ
イムチャート。

【図１１】ＤＭＡ制御部のＩ／Ｏ制御ルーチンを示すフ
ローチャート。

【図１２】同Ｉ／Ｏ制御によるデータ書き込み態様を模
式的に示す略図。

【図１３】同Ｉ／Ｏ制御によるデータ書き込み態様を模
式的に示す略図。

【図１４】同Ｉ／Ｏ制御によるデータ読み出し態様を模
式的に示す略図。

【図１５】この発明のＤＭＡ制御装置の第２の実施形態
を示すブロック図。

【図１６】同実施形態のＩ／Ｏ制御ルーチンを示すフロ
ーチャート。

【図１７】同Ｉ／Ｏ制御によるデータ書き込み態様を模
式的に示す略図。

【図１８】同Ｉ／Ｏ制御によるデータ読み出し態様を模
式的に示す略図。

【図１９】従来のＤＭＡによるデータ書き込み態様を模
式的に示す略図。

【図２０】従来のＤＭＡによるデータ書き込み態様を模
式的に示す略図。

【符号の説明】

１…第１マイクロコンピュータ、１１…ＤＭＡ制御部、
１１１…シフトレジスタ、１１２…シフトクロック発生
回路、１２…ＣＰＵ、１３…ＲＡＭ、１４…ＲＯＭ、２
…第２マイクロコンピュータ、２１…ＤＭＡ制御部、２
１１…シフトレジスタ、２１２…シリアルＩ／Ｏコント
ローラ、２１３…データセット調整レジスタ、２１４…
バイト長メモリ、２２…ＣＰＵ、２３…ＲＡＭ、２４…
ＲＯＭ、２５…Ａ／Ｄ変換器、２６…マルチプレクサ、
２７…ＤＭＡ制御部、２８…遅いＤＭＡ制御部、２９…
速いＤＭＡ制御部、３…第３マイクロコンピュータ、３
１…速いＤＭＡ制御部、３２…ＣＰＵ、３３…ＲＡＭ。

Claims (9)

【特許請求の範囲】
1. 【請求項１】所定バイト単位でシリアル通信されるデー
   タの複数によって１つの情報が形成されるデータセット
   をメモリに書き込み、若しくはメモリから読み出すＤＭ
   Ａ制御装置であって、 前記データセットを形成するデータの数から前記シリア
   ル通信されるデータを引いた数のデータが一時貯蔵され
   るデータセット調整レジスタと、 このレジスタに貯蔵されるデータと当該シリアル通信さ
   れるデータとのデータセットにて前記メモリを一括アク
   セスする制御手段と、 を具えることを特徴とするＤＭＡ制御装置。
2. 【請求項２】前記データは１バイト単位でシリアル通信
   され、前記データセットは２バイトのデータで１つの情
   報が形成されるとき、 前記制御手段は、奇数番目に受信されるデータを前記デ
   ータセット調整レジスタに一時貯蔵しつつ、これを偶数
   番目に受信されるデータと共に一括して前記メモリに書
   き込み制御する請求項１記載のＤＭＡ制御装置。
3. 【請求項３】前記データは１バイト単位でシリアル通信
   され、前記データセットは２バイトのデータで１つの情
   報が形成されるとき、 前記制御手段は、前記メモリから前記データセットを一
   括して読み込むとともにその偶数番目のデータを前記デ
   ータセット調整レジスタに一時貯蔵し、奇数番目のデー
   タを送信した後、該貯蔵した偶数番目のデータを送信す
   る請求項１記載のＤＭＡ制御装置。
4. 【請求項４】請求項１記載のＤＭＡ制御装置において、 前記データセットを形成するデータの数がバイト長情報
   として記憶されるバイト長メモリを更に具え、 前記制御手段は、前記バイト長メモリに記憶された値−
   １の数のデータを前記データセット調整レジスタに一時
   貯蔵するものであり、同貯蔵されるデータと当該シリア
   ル通信されるデータとのデータセットにて前記メモリを
   一括アクセスすることを特徴とするＤＭＡ制御装置。
5. 【請求項５】前記バイト長メモリに記憶されるバイト長
   情報は固定値である請求項４記載のＤＭＡ制御装置。
6. 【請求項６】前記バイト長メモリに記憶されるバイト長
   情報は、外部から可変設定される値である請求項４記載
   のＤＭＡ制御装置。
7. 【請求項７】前記バイト長メモリに記憶されるバイト長
   情報は、前記シリアル通信されるデータに先立ち、同シ
   リアル通信されるデータの１つとしてその旨示す適宜の
   コマンドと共に転送され、 前記制御手段は、該バイト長情報が受信される都度これ
   を前記バイト長メモリに更新登録する請求項６記載のＤ
   ＭＡ制御装置。
8. 【請求項８】前記データは１バイト単位でシリアル通信
   され、前記バイト長メモリに記憶されるバイト長情報が
   ｎ（ｎは自然数）であるとき、 前記制御手段は、第１番目から第（ｎ−１）番目まで受
   信されるデータを順次前記データセット調整レジスタに
   一時貯蔵しつつ、これを第ｎ番目に受信されるデータと
   共に一括して前記メモリに書き込み制御する請求項４〜
   ７の何れかに記載のＤＭＡ制御装置。
9. 【請求項９】前記データは１バイト単位でシリアル通信
   され、前記バイト長メモリに記憶されるバイト長情報が
   ｎ（ｎは自然数）であるとき、 前記制御手段は、前記メモリからｎバイトのデータセッ
   トを一括して読み込むとともにその第２番目から第ｎ番
   目のデータを前記データセット調整レジスタに一時貯蔵
   し、第１番目のデータを送信した後、該貯蔵した第２番
   目から第ｎ番目のデータを順次送信する請求項４〜７の
   何れかに記載のＤＭＡ制御装置。