JPH0783586B2 - バックバイアス発生器 - Google Patents

バックバイアス発生器

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JPH0783586B2
JPH0783586B2 JP61502892A JP50289286A JPH0783586B2 JP H0783586 B2 JPH0783586 B2 JP H0783586B2 JP 61502892 A JP61502892 A JP 61502892A JP 50289286 A JP50289286 A JP 50289286A JP H0783586 B2 JPH0783586 B2 JP H0783586B2
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    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Description

【発明の詳細な説明】 発明の分野 本発明はNMOS及びCMOS技術用の改良した高電圧オンチッ
プバックバイアス発生器に関するものである。
発明の背景 従来のNMOS集積回路及びいくつかのCMOS集積回路には基
板に接地ノードVSSに対し負電圧VBBを供給する手段が設
けられている。この手段によりいくつかの有益な効果が
実現される。
第１に、N+/P接合がバックバイアスVBBに等しい最小逆
バイアスを有するために接合容量が著しく減少する。接
合ダイオードの容量／電圧特性は本質的に平方根関数で
あるため、逆バイアスの最初の数ボルトが接合容量の減
少に最大の効果を有する。
第２に、しきい電圧がバックバイアスに影響され、この
場合にもバックバイアスの最初の２ボルトの間で最大の
影響がみられ（第１図参照）、これは上述の容量と電圧
の関係が平方根であるため及び表面ドーピング濃度の方
が基板ドーピング濃度より大きいためである。
第３に、パンチスルー抵抗のような他のトランジスタ特
性もバックバイアスの増大により改善される。
チップ接続端子をとっておくために負バックバイアスは
一般にチップの外から与えないでチップ上で与えられ
る。
代表的な従来のオンチップバックバイアス発生器を第２
図に回路図で示してある。この発生器は１段のキャパシ
ティブチャージポンプを具えている。５〜20メガヘルツ
の周波数を有するオンチップリング発振器（図示せず）
を用いてノード10をプッシュプルバッファ12,14,16を介
して駆動する。この装置の１つの欠陥はVCC−VSSに完全
に等しい電圧スイングを発生しない事実により明らかで
ある。トランジスタ14は代表的にはエンハンスモードト
ランジスタで、VT14の電圧降下を生ずる。ノード10の正
スイング中（第３図の11参照）、ノード24がエンハンス
メント型トランジスタ28によりVSSより＋VT28の電圧に
クランプされる。これがため、コンデンサ30（ソースと
ドレインを短絡したデプリーションモードトランジス
タ）は、その正端子（ノード10に接続されている）が＋
（VCC−VT14）の値に等しくなると共にその負端子（ノ
ード24に接続されている）が＋VT28トランジスタ28の順
方向電圧降下）の値に等しくなるように充電される。ノ
ード10の負スイング（第３図の20参照）中、＋（VCC−V
T14）の電位にあるこのコンデンサの正端子（ノード10
に接続されている）が零ボルトに引き下げられるため、
コンデンサ30の負端子は、トランジスタ34を経る電荷転
送がなければ、−（VCC−VT14−VT28）に等しい電圧に
なる。
VBBが−（VCC−VT14−VT28−VT34）より正である場合に
は電荷転送が生じ、VBBがダイオード接続エンハンスメ
ントトランジスタ34を経て、VBBが上述の電圧−（VCC−
VT14−VT28−VT34）になるまで負に引き下げられる。電
荷蓄積ノードを有する従来のバックバイアス発生器にお
いては寄生ダイオード36（第４図に示す）がターンオン
し得るという潜在的に有害な副作用がある。ダイオード
電流は電子を基板に注入し、これら電子は長い少数キャ
リア寿命のために電荷蓄積ノードへと拡散してこれらノ
ードを放電し得る。寄生ダイオード36はダイオード接続
エンハンスメントトランジスタ34と並列であるから、こ
のことはゲート−ソース＝ドレイン−ソース電圧降下、
VT34（VBs＝VT34のとき）、をN+/Pダイオード36の順方
向電圧VFより低くしなければならないという要件に解さ
れる（ここで、VBSはトランジスタ34の基板とソース間
のバルク−ソース電圧（バックバイアス電圧）である。
N+/Pダイオードの電流／電圧特性は対数関数： VF＝（Ｋ・T/q）・In（I/IS） であり、ISは零バイアス時の飽和電流（ダイオード面積
に比例する）である。トランジスタ34（ダイオード）の
電流／電圧特性は平方根関数： VGSIDSの平方根 である。
それゆえ、VFをVGSより小さくしなければならないとい
う要件は本質的な電流公差の問題になること明らかであ
る。
ダイオード36（第４図）の順方向電流による電子の注入
を最小にするためには、ダイオード36の順方向電圧
（VF）を最小にすること及び／又はダイオード36の面積
（サイズ）を最小にすることが必要である。
最大バックバイアス電圧出力を減少する上述の電圧欠陥
に加えて、第２図に示す回路はいくつかの電流欠陥も有
する。高い出力電圧のためにはトランジスタ28及び34の
しきい電圧はできるだけ低くするのが望ましい。更に、
トランジスタ34のしきい電圧は接合ダイオードがターン
オンするのを阻止するために低くする必要がある。第２
フェーズ32（第３図）中、トランジスタ28はターンオフ
されるものと仮定している。さもなければコンデンサ30
の電荷がVBBに転送されずにVSSにリークすることにな
る。しかし第２フェーズ32中、トランジスタ28のバック
バイアスはVT34の値だけ正になる。この正のバックバイ
アスはしきい電圧を、トランジスタ28が部分的にターン
オンし得る程度に下げる。これを阻止するためには、ト
ランジスタ28に対するバックバイアスをVT34を低減して
大きくする必要がある。
しかし、その場合には、第１フェーズ26（第３図）中、
トランジスタ34がリークし得る。（第３図にはノード24
の電圧変化13も示してある）。
次の関係： VBB （max）＝〔VCC−VT14（VBS4.0V＋|VBB|のとき） −VT28（VBS＝VBBのとき） −VT34（VBS ＝−VT14のとき）〕 が成立する。
互に矛盾する要件を第5a,5b及び5c図において説明す
る。トランジスタ34は通常順方向電圧を最小にするため
に相当大きいが、これは通常大きなダイオード面積を必
要とすることを意味する点を考慮する必要がある。第5a
図は第２フェーズ32（第３図）中のトランジスタ28を説
明するもので、 V24−3.5ボルト VBB−3.0ボルト VDS＋3.5ボルト（大きなS/D電圧） VSB＋0.5ボルト（正のバックバイアス） 第5b図は第２フェーズ32（第３図）中のトランジスタ34
を説明するもので、 V24−3.5ボルト VSB＝VDS0.2ボルト＝VT34 である。
第5c図は第１フェーズ26（第３図）中のトランジスタ34
を説明するもので、 V24＝VT28 0.7ボルト VBB＝−3.0ボルト VDS＋3.7ボルト VSB＝０ボルト（零バックバイアス） である。
VCCの全値をコンデンサ30両端間の電荷として得ること
を目的として一つの従来の試みがある。これを第６図に
つき説明すると、コンデンサ30の正端子（ノード10に接
続されている）をブートストラップ（図示してないが第
２図の19で示す回路に類似の回路）によりプッシュプル
ドライバ14のゲート15をプルアップしてVCCに完全に充
電すると共に、コンデンサ30の負端子（ノード24に接続
されている）を、トランジスタ28のゲートをそのドレイ
ンから切り離してこのゲートを第１フェーズ26（第３
図）中VCCにプルアップすることによりVSSに完全にクラ
ンプする。第２フェーズ32中、トランジスタ28のゲート
はドレイン（ノード24）に接続されるが、ゲートのプル
アップは切り離すことができず、VCCからノード24へと
大量の電流をリークする。第１フェーズ26（第３図）
中、トランジスタ34はノード24をVBBから絶縁する必要
があり、このためには＋0.2Vバックバイアス、＋0.2V V
GS及び約（VBB＋VT34）＝4.0ボルトのドレイン−ソース
電圧の状態でトランジスタ34のリークを無視し得るもの
とする必要がある。これはトランジスタ34に対しかなり
高いしきい値を必要とするが、高いしきい電圧は第２フ
ェーズ32（第３図）中にトランジスタ28に対し高い正の
バックバイアス（順方向バイアス）を生ぜしめる。
第１フェーズ26中のトランジスタ28の動作状態は次の通
りである。
vGS＝5.0ボルト VDs＝０ボルト 第２フェーズ32中のトランジスタ28の動作状態は次の通
りである。
VG＝VT31ボルト VS−3.5ボルト VGS（3.5−VT31）＋3.0ボルト VSB＝＋0.2ボルト トランジスタ31は第２フェーズ（第３図）中にリークす
るだけでなく、VS＝−VBB−VT34、VG＝０及びVD＝VCCで
完全にターンオンし、約9.0ボルトのVDS、約＋0.2ボル
トのVBS及び約3.2ボルトのVGSを生ずる。特定の従来回
路ではトランジスタ31の幾何形状は６×14ミクロンで極
めて小さくはない。抵抗33の目的はコンデンサ30を流れ
るピーク電流（Cdv/dt）を制限するためであり、このピ
ーク電流はVCCからの大きなリーク電流がない場合にト
ランジスタ34とその接合基板ダイオード（図示せず）の
並列回路を流れるピーク電流でもある。トランジスタ34
を流れる電流を制限することにより（トランジスタ16を
流れる電流を制限することにより）、最大のVGS電圧降
下が制限されてこの電圧降下が（うまくいげは）接合ダ
イオードのVFを越えなくなる。
クランプダイオード28の電圧降下を除去することにより
回路の電圧不足を改善するこの努力は大きな電流不足を
導入して回路の性能が“改善”前よりも悪くなるものと
思われる。
発明の要旨 従来のバックバイアス回路の上述の問題及び欠点は、こ
こに記載する本発明に従って、電流リーク問題を無視し
得るレベルに軽減する新しい回路により解決される。こ
の新しい回路は、入力端と出力端を有するチャージポン
プコンデンサを具え、再充電及び放電フェーズを有し、
再充電フェーズ中にその出力端をクランプしてその出力
端がVSSより正にならないようにし、且つ再充電フェー
ズ中このコンデンサをVBBから絶縁分離する略々理想的
な（順方向電圧降下のない）出力絶縁分離装置を具えて
いる。
これがため、本発明の目的はコンデンサをVCCの全値に
充電し、この電圧の略々全電圧を基板に供給するように
した集積回路用バックバイアス回路を提供することにあ
る。
本発明の他の目的は充電されたコンデンサの正端子の電
圧が再充電フェーズ中に零ボルトを正方向に越えること
が許されないようにした集積回路用バックバイアス回路
を提供することにある。
本発明の更に他の目的は、チャージポンプコンデンサの
負端子に絶縁分離装置を設け、この絶縁分離装置を用い
てコンデンサをその再充電中集積回路の基板から絶縁分
離するようにした集積回路用バックバイアス回路を提供
することにある。
本発明の更に他の目的は、チャージポンプコンデンサの
負端子に絶縁分離装置を設け、この絶縁分離装置を用い
てコンデンサをその再充電中集積回路の基板から絶縁分
離し、且つこの絶縁分離装置は最小の順方向電圧降下を
有しコンデンサの放電フェーズ中結合装置として作用す
るようにした集積回路用バックバイアス回路を提供する
ことにある。
本発明の更に他の目的は、集積回路用バックバイアス発
生回路内のチャージポンプコンデンサのソース／ドレイ
ン及びゲートの接続を逆にしてコンデンサのソース／ド
レイン端子の寄生接合ダイオードが常に逆バイアスされ
て電子が基板内へ注入されないようにすることにより基
板内への電子の注入を減少させることにある。
本発明のこれらの特徴及び他の特徴は以下の図面を参照
しての本発明の詳細な説明により一層よく理解される。
第１図はMOS型集積回路における順方向電圧降下VTと基
板に印加されるバックバイアスの平方根 との関係の代表的なグラフ、 第２図は従来使用されているタイプの代表的な簡単なバ
ックバイアス回路の回路図、 第３図は第２図の従来回路内の２つの電圧波形を示す
図、 第４図は第２図の回路の寄生素子を示す回路図、 第5a図は第２図のトランジスタ28の、第３図に示す第２
動作フェーズ中の等価回路図、 第5b図は第２図のトランジスタ34の、第３図に示す第２
動作フェーズ中の等価回路図、 第5c図は第２図のトランジスタ34の、第３図に示す第１
動作フェーズ中の等価回路図、 第６図は従来のバックバイアス発生器の一層詳細な回路
図、 第７図は本発明のバックバイアス発生回路の好適例の詳
細回路図である。
本発明の好適実施例の詳細な説明 以下の説明においては、前述の従来回路の図と同一の符
号を用いて回路素子を示し、これら回路素子は前述の従
来回路の図のものと同様又は同一の機能をするものと理
解されたい。
本発明の好適実施例を第７図に回路図で示してある。例
えばリング発振器（図示せず）から発生させることがで
きる矩形波が第７図のバックバイアス発生器の入力端子
18に供給される。入力端子18はインバータ12の入力端子
とトランジスタ16のゲート端子に接続される。入力端子
18はブートストラップ回路の一部の反転増幅器19cの入
力端子にも接続される。ブートストラッパ回路19はディ
ジタル微分器で、入力矩形波を微分して端子18の負方向
信号に応答して短かい負パルスを発生する。ORゲート19
dの入力は入力端子18と遅延要素19bとから供給される。
遅延素子19bにはインバータ19cの出力が供給される。
トランジスタ16のソース端子はVSSに接続し、そのドレ
イン端子はダイオード接続デプリーション電流源トラン
ジスタ33aのソース及びゲート端子に接続する。トラン
ジスタ33aのドレイン端子はトランジスタ14のソース端
子とコンデンサ30の正端子に接続する。
インバータ12の出力端子はトランジスタ14のゲート端子
15とコンデンサ19aの正端子に接続する。トランジスタ1
4のドレイン端子はVCCに接続する。コンデンサ19aの負
端子はトランジスタ31aのドレイン端子に接続する。ト
ランジスタ33aのゲート及びソース端子をトランジスタ3
1aのゲート端子に接続する。トランジスタ31aのソース
端子をコンデンサ31bの負端子に接続する。コンデンサ3
1bの正端子をノード25aでトランジスタ29aのドレイン端
子とエンハンスメントトランジスタ28aのゲート端子に
接続する。
入力端子18はトランジスタ29aのゲート端子とコンデン
サ37の負端子にも接続する。トランジスタ28aのソース
端子をVSSに接続すると共にトランジスタ28aのドレイン
をトランジスタ29aのソース端子と、コンデンサ30の負
端子と、トランジスタ34aのソース端子に接続する。
コンデンサ37の正端子をデプリーショントランジスタ35
のドレイン端子とトランジスタ34aのゲート端子に接続
する。トランジスタ34aのドレイン端子をダイオード接
続のデプリーショントランジスタ35のソース及びゲート
端子とVBBに接続する。全てのコンデンサは図に示すよ
うにソース／ドレインを共通接続したトランジスタであ
る。これで第７図の回路の記述を完了する。
第６図の回路図に示す従来のバックバイアス発生回路と
第７図の回路図に示す本発明の好適実施例とを比較する
と有益である。第７図の回路は第６図の回路を次のよう
に変更したものである。
（１） 第６図の限流抵抗を第７図の回路ではデプリー
ション電流源トランジスタ33aと置き換えてある。この
変更は第２フェーズ32（第３図）中にトランジスタ34a
を流れる本質的な電流の良好な抑制を与え、しかもノー
ド10を零ボルトの漸近値にはるかに速く安定させること
ができる。
（２） 第６図のトランジスタ28を“自然”しきい値を
有するトランジスタから第７図に示すようにエンハンス
メントしきい値トランジスタ28aに変更してある。トラ
ンジスタ28aは最早大きなリーク電流を流さなくてよい
ので第６図のトランジスタ28の2.0ミクロンのチャンネ
ル長と比較して2.4ミクロンの長いチャンネル長を有す
ると共にその幅を18ミクロンから８ミクロンに減少させ
てある。
（３） 第６図のプルアップトランジスタ31を第７図で
は無リークコンデンサ31bとトランジスタスイッチ31aに
置き換えてある。第２フェーズ（第３図）中、入力ゲー
ト18が高レベルになるとき、トランジスタ29aのゲート
が正になると共にそのソースが負になるためにトランジ
スタ29aがターンオンする。このとき、コンデンサ31bの
一端がノード24に等しくなる。第２フェーズの開始瞬時
にノード17及び９は5.0ボルトにある。このときトラン
ジスタ31aのソースは4.0ボルトになり、短時間後に零電
圧になると共にそのドレインは5.0ボルトに維持され
る。従って、コンデンサ31bの他端は零ボルトにクラン
プされる。第１フェーズの開始瞬時に、ノード17は依然
として5.0ボルトで、ノード９は零ボルトであり、次い
でノード17が零ボルトに低下し、ノード９が5.0ボルト
に上昇し、従ってトランジスタ31aがターンオンしてノ
ード27を零ボルトにすると共にコンデンサ31bの他端を
ノード24によりトランジスタ29aの接地ゲートを経て−V
Tに引き下げる。第１フェーズの後半中、ノード17が再
び上昇してノード25aをターンオントランジスタ31aを経
てプルアップし、ノード24を第１フェーズの後半中有効
に接地する。これらの変更はトランジスタ28aのリーク
を無視し得る量に低減する。その理由はここではトラン
ジスタ28aが最小チャンネル長より長く僅かに幅狭のエ
ンハンスメントトランジスタであるためである。これら
の利点は入力の他方のフェーズ中におけるトランジスタ
28aのVSSへのクランプの機能に何の影響を与えることな
く達成されること勿論である。
（４） 出力結合“ダイオード"34を、このダイオード3
4が導通する時間中ターンオンされこのダイオードが導
通しない期間中負のVGSの印加により完全にターンオフ
されるスイッチトランジスタ34aと置き換えてある。ト
ランジスタ34aはスイッチトランジスタ（VGSon＞VT）で
あるため、そのサイズを大きな電圧降下を生ずることな
く約750ミクロンから約200ミクロンに著しく縮小するこ
とができる。更に、そのチャンネル長を２ミクロンから
３ミクロンに増大してそのしきい値を僅かに高く且零ボ
ルトVSBにおいて一層制御し易くすることができる。こ
のスイッチングはトランジスタ34aのゲート及びソース
間の弱い電流源と、トランジスタ34aのゲートを入力ノ
ード18に結合するコンデンサ37とにより達成することが
できる。ダイオード接続デプリーショントランジスタ電
流源35がトランジスタ34aの平均VGSを零ボルトにバイア
スして第１フェーズ中はVGSが負になり、第２フェーズ
中はVGSがVTよりはるかに正になるようにする。
（５） コンデンサ30を回路内に、そのソース／ドレイ
ン端子がノード10に接続された正端子に、そのゲート端
子がノード24に接続さた負端子になるよう接続してあ
る。この接続は第４及び６図のコンデンサと逆である。
このことは、コンデンサ30の拡散側端子（N+）から基板
（P-）へとN+/P-寄生ダイオード36（第４図に示すよう
にノード24から基板に接続される）が常に逆バイアスさ
れ、決して導通しないことを意味し、これにより寄生ダ
イオードを流れる電流による電子注入が阻止される。こ
の逆配置はコンデンサ30の容量に約８％の減少を生ずる
が、これは必要に応じ物理的に大きなコンデンサを用い
ることにより容易に克服することができる。コンデンサ
30のソース／ドレイン（N+）端子をノード24に接続する
と、この寄生ダイオードがコンデンサ30の負端子から基
板へと導通し、この寄生ダイオードが常に順方向バイア
スされてダイナミックノードを放電してダイナミック回
路を劣化又は不作動にする。
コンデンサ30のソース／ドレイン（N+）をノード10に接
続する場合には寄生ダイオードは常に逆バイアスされ、
回路に殆んど何の影響も与えない。逆配置コンデンサを
具える回路の動作の改善は逆配置により生ずる容量の小
さな損失を補ってあまりある。
本発明は、従来のオンチップバックバイアス発生回路を
改良するもので、チャージポンプコンデンサ30を入力サ
イクルの立上り縁中及び高定常状態期間中クランプして
そのVBB接続側が充電サイクル中にVSSに対し正になるの
を阻止する。入力サイクルの残部中、クランプ装置を殆
んどリークが生じないよう完全にオフに維持する。充電
電圧源はVCC、チップ上で得られる最高電圧であり、本
発明の回路はブートストラップ電圧でゲート駆動される
最小電力消費のエンハンスメント形プルアップ装置を用
いる。放電動作フェーズ（入力波形の立下り縁で生じ、
入力信号の低定常状態中続く）中、結合／減結合装置が
殆んど電圧降下を生ずることなくコンデンサをVBBに結
合する。充電サイクル中、コンデンサ30はVCCとVSSとの
差に略々等しい電圧に充電され、その間VBBから有効に
絶縁分離される。放電サイクル中、コンデンサ30はVSS
と基板との間に接続されて、 VBB＝VSS−（VCC−VSS） に略々等しい最大可能負電圧VBBを供給する。
これがため、共通の基板を有する集積回路上において、
一つの電極がVSSより負の電圧に接続されたトランジス
タスイッチをVBBから定常状態電流を消費することなく
制御することができる。
本発明を好適実施例について図示し説明したが、当業者
であれば上述した本発明の原理に基づいて種々の変更や
変形を添付の請求の範囲に含まれる精神及び技術範囲か
ら逸脱することなく加えることができる。これがため、
添付の請求の範囲はこれらの変形例も本発明の範囲内に
含むものとしてカバーすることを意図するものである。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】電圧VSS及びVCCにより給電されると共に基
    板が電圧VBBを有するNMOS集積回路用の、発振器からの
    出力信号で駆動される改良オンチップバックバイアス発
    生回路であって、入力端（10）と出力端（24）を有する
    チャージポンプコンデンサ（30）と、集積回路チップ上
    の最高電圧（VCC）に本質的に等しい値を有する充電電
    圧を前記コンデンサ（30）の入力端（10）に供給する手
    段（14）と、前記コンデンサの出力端（24）を、このコ
    ンデンサ（30）が充電される時間中、集積回路チップ上
    の最低電圧（VSS）に本質的に等しい電圧にクランプす
    る手段（28a）と、前記コンデンサの出力端（24）を、
    このコンデンサ（30）が充電される時間中、基板から本
    質的に絶縁分離する手段（34a）とを具えたものにおい
    て、 前記コンデンサ（30）の出力端（24）を、このコンデン
    サが充電されない時間中、基板に結合する、本質的に何
    の電圧降下も生じないスイッチトランジスタ（34a）を
    具え、 前記スイッチトランジスタ（34a）のゲート端子と基板
    との間に接続され、前記スイッチトランジスタ（34a）
    の平均ゲート−ソース電位差を、前記コンデンサ（30）
    が充電される時間中は前記スッチトランジスタのゲート
    −ソース電位差が負になり前記コンデンサの非充電時間
    中はこの電位差がこのスイッチトランジスタのしきい電
    圧より正になるように零ボルトにバイアスする定電流源
    （35）を設けると共に、前記スイッチトランジスタ（34
    a）のドレイン端子を前記コンデンサ（30）の出力端（2
    4）に接続し、前記スイッチトランジスタ（34a）のソー
    ス端子を基板に接続し、前記スイッチトランジスタ（34
    a）のゲート端子を他のコンデンサ（37）を経て前記発
    振器の出力信号端子に接続したことを特徴とする改良オ
    ンチップバックバイアス発生回路。
  2. 【請求項２】前記クランプ手段が、 ソース端子、ドレイン端子及びゲート端子を有し、その
    ドレイン端子を前記コンデンサ（30）の出力端に、その
    ソース端子を前記集積回路チップの最低電圧（VSS）に
    それぞれ接続したエンハンスメントしきい値トランジス
    タ（28a）と、 ソース端子、ドレイン端子及びゲート端子を有し、その
    ドレイン端子を前記エンハンスメントしきい値トランジ
    スタ（28a）のドレインに、そのゲート端子を前記発振
    器の出力端子に、そのソース端子を前記エンハンスメン
    トしきい値トランジスタ（28a）のゲート端子にそれぞ
    れ接続した制御トランジスタ（29a）とを具えているこ
    とを特徴とする請求の範囲１記載の回路。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61164249A (ja) * 1985-01-16 1986-07-24 Fujitsu Ltd 半導体装置
US4736153A (en) * 1987-08-06 1988-04-05 National Semiconductor Corporation Voltage sustainer for above VCC level signals
US5687109A (en) * 1988-05-31 1997-11-11 Micron Technology, Inc. Integrated circuit module having on-chip surge capacitors
DE3931596A1 (de) * 1989-03-25 1990-10-04 Eurosil Electronic Gmbh Spannungsvervielfacherschaltung
JP2704459B2 (ja) * 1989-10-21 1998-01-26 松下電子工業株式会社 半導体集積回路装置
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
GB9007790D0 (en) 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
KR930008876B1 (ko) * 1990-08-17 1993-09-16 현대전자산업 주식회사 반도체소자의 고전압 발생회로
JP2575956B2 (ja) * 1991-01-29 1997-01-29 株式会社東芝 基板バイアス回路
KR940003153B1 (ko) * 1991-04-12 1994-04-15 금성일렉트론 주식회사 백바이어스 발생회로
US5146110A (en) * 1991-05-22 1992-09-08 Samsung Electronics Co., Ltd. Semiconductor memory with substrate voltage generating circuit for removing unwanted substrate current during precharge cycle memory mode of operation
EP0961289B1 (en) * 1991-12-09 2002-10-02 Fujitsu Limited Flash memory with improved erasability and its circuitry
JP2560983B2 (ja) * 1993-06-30 1996-12-04 日本電気株式会社 半導体装置
KR0149224B1 (ko) * 1994-10-13 1998-10-01 김광호 반도체 집적장치의 내부전압 승압회로
KR0142963B1 (ko) * 1995-05-17 1998-08-17 김광호 외부제어신호에 적응 동작하는 승압회로를 갖는 반도체 메모리 장치
US5631606A (en) * 1995-08-01 1997-05-20 Information Storage Devices, Inc. Fully differential output CMOS power amplifier
KR0176115B1 (ko) * 1996-05-15 1999-04-15 김광호 불휘발성 반도체 메모리 장치의 차지 펌프 회로
US5933047A (en) * 1997-04-30 1999-08-03 Mosaid Technologies Incorporated High voltage generating circuit for volatile semiconductor memories
KR19990003770A (ko) * 1997-06-26 1999-01-15 김영환 전압 제어 발진기
US5949708A (en) * 1997-12-31 1999-09-07 Micron Technology, Inc. Integrated circuit charge coupling circuit
JP2000112547A (ja) 1998-10-05 2000-04-21 Mitsubishi Electric Corp 基板電圧発生回路および半導体集積回路装置
US7911261B1 (en) 2009-04-13 2011-03-22 Netlogic Microsystems, Inc. Substrate bias circuit and method for integrated circuit device
US10303196B1 (en) 2018-04-30 2019-05-28 Globalfoundries Inc. On-chip voltage generator for back-biasing field effect transistors in a circuit block

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5453240A (en) * 1977-10-03 1979-04-26 Toshiba Corp Reverse voltage generating circuit
JPS5472691A (en) * 1977-11-21 1979-06-11 Toshiba Corp Semiconductor device
JPS5587470A (en) * 1978-12-25 1980-07-02 Toshiba Corp Substrate bias circuit of mos integrated circuit
JPS6038028B2 (ja) * 1979-07-23 1985-08-29 三菱電機株式会社 基板電位発生装置
US4559548A (en) * 1981-04-07 1985-12-17 Tokyo Shibaura Denki Kabushiki Kaisha CMOS Charge pump free of parasitic injection
US4403158A (en) * 1981-05-15 1983-09-06 Inmos Corporation Two-way regulated substrate bias generator
JPS583328A (ja) * 1981-06-29 1983-01-10 Fujitsu Ltd 基板電圧発生回路
SU1022270A1 (ru) * 1982-02-01 1983-06-07 Предприятие П/Я Х-5263 Устройство автоматического смещени подложки интегральной схемы
US4455493A (en) * 1982-06-30 1984-06-19 Motorola, Inc. Substrate bias pump
US4454751A (en) * 1982-09-30 1984-06-19 The United States Of America As Represented By The Secretary Of The Army Extrudate swell rheometer and method of using same
US4547682A (en) * 1983-10-27 1985-10-15 International Business Machines Corporation Precision regulation, frequency modulated substrate voltage generator

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EP0231204B1 (en) 1991-03-13
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WO1986007213A1 (en) 1986-12-04
EP0231204A1 (en) 1987-08-12
US4628214A (en) 1986-12-09

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