JPH0784546A - データ表示装置 - Google Patents
データ表示装置Info
- Publication number
- JPH0784546A JPH0784546A JP23060593A JP23060593A JPH0784546A JP H0784546 A JPH0784546 A JP H0784546A JP 23060593 A JP23060593 A JP 23060593A JP 23060593 A JP23060593 A JP 23060593A JP H0784546 A JPH0784546 A JP H0784546A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- display
- signal
- timing control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 abstract 1
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 abstract 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】 集積回路等からなる表示装置の配線数を低減
させる。 【構成】 入力データをラッチするラッチ回路１１，１
２からなるデータ入力回路１０と複数の表示回路２１，
２２からなる表示器２０との間にデータ選択回路３０を
接続するとともに、タイミング制御回路４０によってデ
ータ選択回路３０と表示器２０を制御する。
させる。 【構成】 入力データをラッチするラッチ回路１１，１
２からなるデータ入力回路１０と複数の表示回路２１，
２２からなる表示器２０との間にデータ選択回路３０を
接続するとともに、タイミング制御回路４０によってデ
ータ選択回路３０と表示器２０を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、データ表示装置に係
り、特に発光ダイオード等を用いた表示回路に用いて有
効なデータ表示装置に関する。
り、特に発光ダイオード等を用いた表示回路に用いて有
効なデータ表示装置に関する。
【０００２】
【従来の技術】図３は従来のデータ表示装置を示すもの
で、Ｄ０〜Ｄ１５はデータ、ＷＲは書き込み指令、１０
はデータ入力回路でＤフリップフロップからなるラッチ
回路１１と１２からなり、２０は発光ダイオード（ＬＥ
Ｄ）を備えた表示器で表示回路２１と２２によって構成
されている。
で、Ｄ０〜Ｄ１５はデータ、ＷＲは書き込み指令、１０
はデータ入力回路でＤフリップフロップからなるラッチ
回路１１と１２からなり、２０は発光ダイオード（ＬＥ
Ｄ）を備えた表示器で表示回路２１と２２によって構成
されている。
【０００３】図３のデータ表示装置において、ラッチ回
路１１，１２は、クロック信号入力端子ＣＬＫに与える
クロックパルスの波形の立ち上がりで、入力データＤ０
からＤ１５を出力に転送し、ラッチする。ラッチされた
データは、ＣＬＫ端子に次回の立ち上がりの波形が来る
まで維持され、それぞれの出力を抵抗Ｒを介して表示器
２０に入力することにより、ＬＥＤの点灯／消灯を制御
する。
路１１，１２は、クロック信号入力端子ＣＬＫに与える
クロックパルスの波形の立ち上がりで、入力データＤ０
からＤ１５を出力に転送し、ラッチする。ラッチされた
データは、ＣＬＫ端子に次回の立ち上がりの波形が来る
まで維持され、それぞれの出力を抵抗Ｒを介して表示器
２０に入力することにより、ＬＥＤの点灯／消灯を制御
する。
【０００４】
【発明が解決しようとする課題】最近、ハードウェアの
ロジック回路を集積した専用ＩＣが普及してきている。
これは、それぞれの用途にあわせて設計を行うことがで
きるので、一般にＡＳＩＣと呼ばれている。
ロジック回路を集積した専用ＩＣが普及してきている。
これは、それぞれの用途にあわせて設計を行うことがで
きるので、一般にＡＳＩＣと呼ばれている。
【０００５】このＩＣを回路に適用する場合、同じ機能
であれば、ＩＣの入出力ピンを減らすこと、また同じ入
出力ピン数であれば、出来るだけ多くの機能を搭載した
ものが望ましい。
であれば、ＩＣの入出力ピンを減らすこと、また同じ入
出力ピン数であれば、出来るだけ多くの機能を搭載した
ものが望ましい。
【０００６】一方、ＬＥＤ表示器は、目の残像効果のた
めに、点灯する場合に１００（％）の時間割合で電流を
流さなくても、点灯と確認できる。
めに、点灯する場合に１００（％）の時間割合で電流を
流さなくても、点灯と確認できる。
【０００７】本発明は上記従来技術の問題点に鑑みてな
されたもので、その目的は集積回路等からなる表示装置
の配線数を低減させることである。
されたもので、その目的は集積回路等からなる表示装置
の配線数を低減させることである。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、入力データをラッチするラッチ回路を備
えたデータ入力回路と、このデータ入力回路にデータ入
力線を介して接続され、該データ入力回路のデータ出力
を選択して出力するデータ選択回路と、このデータ選択
回路にデータ出力線を介して接続されデータ選択回路の
データ選択信号を入力として表示する複数の表示回路か
らなる表示器と、タイミング制御信号を基に、前記デー
タ選択回路のデータ選択を制御すると共に、論理演算し
てタイミング選択信号を生成し、このタイミング選択信
号を基に前記表示器の表示回路を選択的に制御するタイ
ミング制御回路によってデータ表示装置を構成する。
成するために、入力データをラッチするラッチ回路を備
えたデータ入力回路と、このデータ入力回路にデータ入
力線を介して接続され、該データ入力回路のデータ出力
を選択して出力するデータ選択回路と、このデータ選択
回路にデータ出力線を介して接続されデータ選択回路の
データ選択信号を入力として表示する複数の表示回路か
らなる表示器と、タイミング制御信号を基に、前記デー
タ選択回路のデータ選択を制御すると共に、論理演算し
てタイミング選択信号を生成し、このタイミング選択信
号を基に前記表示器の表示回路を選択的に制御するタイ
ミング制御回路によってデータ表示装置を構成する。
【０００９】また、前記タイミング制御回路が、前記表
示器の複数の表示回路を同時にオフさせる手段を備えて
いることを特徴とする。
示器の複数の表示回路を同時にオフさせる手段を備えて
いることを特徴とする。
【００１０】
【作用】データ入力回路のラッチ回路は、入力データを
ラッチするとともに、順次データ入力線を通してデータ
選択回路に導く、データ選択回路はタイミング制御回路
のタイミング制御信号を基に表示器の表示回路にデータ
選択信号を入力する。タイミング制御回路はタイミング
選択信号を基に表示回路を選択的に動作させる。
ラッチするとともに、順次データ入力線を通してデータ
選択回路に導く、データ選択回路はタイミング制御回路
のタイミング制御信号を基に表示器の表示回路にデータ
選択信号を入力する。タイミング制御回路はタイミング
選択信号を基に表示回路を選択的に動作させる。
【００１１】
【実施例】以下に本発明の実施例を図１〜図２を参照し
ながら説明する。
ながら説明する。
【００１２】図１は本発明の実施例によるデータ表示装
置を示すもので、３０はデータ選択回路でセレクタ３０
ａ〜３０ｈを備え、４０はタイミング制御回路であって
アンドゲート４１，ノットゲート４２およびオアゲート
４３ａ，４３ｂによって構成されている。５１および５
２はトランジスタ等を使用した電源スイッチ回路で、表
示回路２１，２２の表示タイミングを制御するために、
ＬＥＤに供給する電源のオン／オフを行う。データ入力
回路１０にはデータ出力線１３を介してデータ選択回路
３０が接続され、データ選択回路３０にはデータ出力線
３１を介して表示器２０が接続されている。
置を示すもので、３０はデータ選択回路でセレクタ３０
ａ〜３０ｈを備え、４０はタイミング制御回路であって
アンドゲート４１，ノットゲート４２およびオアゲート
４３ａ，４３ｂによって構成されている。５１および５
２はトランジスタ等を使用した電源スイッチ回路で、表
示回路２１，２２の表示タイミングを制御するために、
ＬＥＤに供給する電源のオン／オフを行う。データ入力
回路１０にはデータ出力線１３を介してデータ選択回路
３０が接続され、データ選択回路３０にはデータ出力線
３１を介して表示器２０が接続されている。
【００１３】上記構成のデータ表示装置において、タイ
ミング制御回路４０のアンドゲート４１は、タイミング
制御信号Ｆ1とＦ2を入力とし信号Ｆ3を出力する。オア
ゲート４３ａは、アンドゲート４１の出力信号Ｆ3とタ
イミング制御信号Ｆ4を入力とし、タイミング選択信号
ＳＥＬ1を制御線４４ａを通してスイッチ回路５１に入
力する。ノットゲート４２はタイミング制御信号Ｆ4を
入力としてその反転出力信号Ｆ5を出力する。オアゲー
ト４３ｂは、信号Ｆ3とＦ5を入力とし、タイミング選択
信号ＳＥＬ2をスイッチ回路５２に入力する。
ミング制御回路４０のアンドゲート４１は、タイミング
制御信号Ｆ1とＦ2を入力とし信号Ｆ3を出力する。オア
ゲート４３ａは、アンドゲート４１の出力信号Ｆ3とタ
イミング制御信号Ｆ4を入力とし、タイミング選択信号
ＳＥＬ1を制御線４４ａを通してスイッチ回路５１に入
力する。ノットゲート４２はタイミング制御信号Ｆ4を
入力としてその反転出力信号Ｆ5を出力する。オアゲー
ト４３ｂは、信号Ｆ3とＦ5を入力とし、タイミング選択
信号ＳＥＬ2をスイッチ回路５２に入力する。
【００１４】データ選択回路３０は、制御信号Ｆ4を選
択入力Ｓとし、この選択入力Ｓの状態により入力Ａ，Ｂ
の出力信号Ｑとする。データ選択回路３０の出力信号Ｑ
は出力線３１を通して複数のデータとして時分割で表示
器２０に入力する。
択入力Ｓとし、この選択入力Ｓの状態により入力Ａ，Ｂ
の出力信号Ｑとする。データ選択回路３０の出力信号Ｑ
は出力線３１を通して複数のデータとして時分割で表示
器２０に入力する。
【００１５】図２は図１の装置のタイミングチャートで
あって、タイミング制御信号Ｆ2，Ｆ4はタイミング制御
信号Ｆ1を順に分周したものである。Ｆ1とＦ2の波形の
アンド条件とＦ4の反転とを用いて、タイミング選択信
号ＳＥＬ1とＳＥＬ2を作る。
あって、タイミング制御信号Ｆ2，Ｆ4はタイミング制御
信号Ｆ1を順に分周したものである。Ｆ1とＦ2の波形の
アンド条件とＦ4の反転とを用いて、タイミング選択信
号ＳＥＬ1とＳＥＬ2を作る。
【００１６】信号ＳＥＬ1がオンになるときは、信号Ｆ4
が「０」レベルであるので、データ選択回路３０のセレ
クタは、Ｓ＝０の入力信号が加えられたときにＡ入力が
Ｑ出力に出る構成とする。また、信号ＳＥＬ2が「０」
であるときに、表示回路２２の電源スイッチ５２がオン
になり、フリップフロップ１２の信号が表示回路２２に
出力される。
が「０」レベルであるので、データ選択回路３０のセレ
クタは、Ｓ＝０の入力信号が加えられたときにＡ入力が
Ｑ出力に出る構成とする。また、信号ＳＥＬ2が「０」
であるときに、表示回路２２の電源スイッチ５２がオン
になり、フリップフロップ１２の信号が表示回路２２に
出力される。
【００１７】同様にして、信号ＳＥＬ2がオンになると
きは、信号Ｆ4が「１」レベルであるので、データ選択
回路３０のセレクタは、Ｓ＝１の入力が加えられたとき
に、Ｂ入力がＱ出力に出る構成とする。また、信号ＳＥ
Ｌ2が「０」であるときに、表示回路２２の電源スイッ
チ５２がオンになり、ラッチ回路１２の信号が表示回路
２２に出力される。
きは、信号Ｆ4が「１」レベルであるので、データ選択
回路３０のセレクタは、Ｓ＝１の入力が加えられたとき
に、Ｂ入力がＱ出力に出る構成とする。また、信号ＳＥ
Ｌ2が「０」であるときに、表示回路２２の電源スイッ
チ５２がオンになり、ラッチ回路１２の信号が表示回路
２２に出力される。
【００１８】従って、図２に示すように信号ＳＥＬ1又
はＳＥＬ2が「０」のときに、表示器２０が点灯するこ
とになる。また、図２に示すように信号ＳＥＬ1とＳＥ
Ｌ2が共にオフになる期間Ｔが発生し、表示回路２１，
２２ともにオフになる。表示回路２１，２２ともにオフ
する期間が設けてある理由は、ロジックのわずかな遅れ
の原因により、同時に両方のＬＥＤをオンさせる信号が
出ると、通常の倍の電流がＩＣに流れ込むことになり、
破損の原因となるからである。
はＳＥＬ2が「０」のときに、表示器２０が点灯するこ
とになる。また、図２に示すように信号ＳＥＬ1とＳＥ
Ｌ2が共にオフになる期間Ｔが発生し、表示回路２１，
２２ともにオフになる。表示回路２１，２２ともにオフ
する期間が設けてある理由は、ロジックのわずかな遅れ
の原因により、同時に両方のＬＥＤをオンさせる信号が
出ると、通常の倍の電流がＩＣに流れ込むことになり、
破損の原因となるからである。
【００１９】上記実施例のデータ表示装置によれば、８
ビット構成の２つのＬＥＤ表示の出力を、８ビット出力
線＋制御線２本に減少させることができ、ＡＳＩＣを構
成する場合に、出力ピンを有効に活用することができ
る。また、制御信号を作る回路構成に、同時にＯＮしな
い期間を設けることによって、ＩＣ内部に過大な電流が
流入するのを防ぐことができ、信頼性を向上させること
ができる。
ビット構成の２つのＬＥＤ表示の出力を、８ビット出力
線＋制御線２本に減少させることができ、ＡＳＩＣを構
成する場合に、出力ピンを有効に活用することができ
る。また、制御信号を作る回路構成に、同時にＯＮしな
い期間を設けることによって、ＩＣ内部に過大な電流が
流入するのを防ぐことができ、信頼性を向上させること
ができる。
【００２０】
【発明の効果】本発明は、上記の如くであって、データ
入力回路と表示器の間にデータ選択回路を接続し、タイ
ミング制御信号を基に、データ選択回路を制御するとと
もにタイミング制御回路の論理演算によるタイミング選
択信号により表示器の表示回路を選択的に制御するもの
であるから、配線数の低減が図れるとともに、高信頼性
のデータ表示装置が得られる。
入力回路と表示器の間にデータ選択回路を接続し、タイ
ミング制御信号を基に、データ選択回路を制御するとと
もにタイミング制御回路の論理演算によるタイミング選
択信号により表示器の表示回路を選択的に制御するもの
であるから、配線数の低減が図れるとともに、高信頼性
のデータ表示装置が得られる。
【図１】本発明の実施例によるデータ表示装置の回路
図。
図。
【図２】図１のデータ表示装置の動作タイムチャート。
【図３】従来のデータ表示装置の回路図。
１０…データ入力回路 １１，１２…ラッチ回路 ２０…表示器 ２１，２２…表示回路 ３０…データ選択回路 ３０ａ，３０ｈ…セレクタ ４０…タイミング制御回路
Claims (2)
- 【請求項１】 入力データをラッチするラッチ回路を備
えたデータ入力回路と、このデータ入力回路にデータ入
力線を介して接続され、該データ入力回路のデータ出力
を選択して出力するデータ選択回路と、このデータ選択
回路にデータ出力線を介して接続されデータ選択回路の
データ選択信号を入力として表示する複数の表示回路か
らなる表示器と、タイミング制御信号を基に、前記デー
タ選択回路のデータ選択を制御すると共に、論理演算し
てタイミング選択信号を生成し、このタイミング選択信
号を基に前記表示器の表示回路を選択的に制御するタイ
ミング制御回路によって構成したことを特徴とするデー
タ表示装置。 - 【請求項２】 請求項１のデータ表示装置において、前
記タイミング制御回路が、前記表示器の複数の表示回路
を同時にオフさせる手段を備えていることを特徴とする
データ表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23060593A JPH0784546A (ja) | 1993-09-17 | 1993-09-17 | データ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23060593A JPH0784546A (ja) | 1993-09-17 | 1993-09-17 | データ表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784546A true JPH0784546A (ja) | 1995-03-31 |
Family
ID=16910377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23060593A Pending JPH0784546A (ja) | 1993-09-17 | 1993-09-17 | データ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784546A (ja) |
-
1993
- 1993-09-17 JP JP23060593A patent/JPH0784546A/ja active Pending
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