JPH0784862A - タイミング制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 データの出力の停止のタイミングを正確に制
御する。 【構成】 停止解除後に出力する並列データがアドレス
されるの合わせて組み合わせ論理回路１１で停止信号を
発生させてラッチ１２にラッチさせる。ラッチは、波形
メモリ２が並列データをシフト回路３及び４に出力する
に合わせて、停止信号をシフト回路１３及び１４に供給
する。よって、並列データの先頭データががＤ／Ａ５に
到達するタイミングと、停止信号がスイッチ９に到達す
るタイミングが同期する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ出力のタイミン
グを制御するタイミング制御回路に関し、特に高速なク
ロックを使用したときでもデータ出力のタイミングを正
確に制御できるタイミング制御回路に関する。

【０００２】

【従来の技術】図３は、任意波形発生装置の一例のブロ
ック図である。高速動作のデジタル・アナログ変換器
（以下Ｄ／Ａと略す）やシフト回路（シフト・レジスタ
など）は比較的入手が容易であるが、大容量メモリを高
速動作させるのは一般に困難である。そこで、デジタル
・データを波形メモリの複数の記憶領域に分割して記憶
しておき、低速な分周クロックに従って並列にデジタル
・データ（ビット幅が広い）を読出し、シフト回路でビ
ット数（幅）を減少させて高速なデジタル・データとし
て出力することが行われる。

【０００３】図３の例では、アドレス発生回路１からの
アドレスを受けて波形メモリ２の複数ｍ＊ｎ＊ｋ個の波
形領域からｍ＊ｎ＊ｋビットの並列データが出力される
（”＊”は積を示す）。この並列データは、ｍビット・
シフト回路３でｎ＊ｋビットの並列データに変換され、
さらにｎビット・シフト回路でＤ／Ａ５の入力ビット数
ｋに合わせてｋビットの並列データに変換される。この
ときｍ、ｎ及びｋは夫々整数である。クロック発生回路
１０は、基準クロックＦｒを出力する。Ｄ／Ａ５は、基
準クロックＦｒに従って入力されるデジタル・データを
アナログ信号に変換し、アナログ波形として出力する。
このときＤ／Ａ５は、さらなるシフト回路に置き換えて
も良い。よって、Ｄ／Ａ５は、最終出力段５と考えても
良い。

【０００４】ｍビット・シフト回路３は、ｎビット・シ
フト回路４とＤ／Ａ５の入力ビット数の積、つまりｎ＊
ｋ個のｍビット並直列変換回路（シフト・レジスタな
ど）で構成される。ｎビット・シフト回路４は、Ｄ／Ａ
５の入力ビット数ｋと同じｋ個のｎビット並直列変換回
路で構成される。データ出力速度をさらに向上させたけ
れば、シフト回路の段数を増加させれば良い。この例で
はｍビット・シフト回路３は、基準クロックＦｒを分周
比ｎで分周した分周クロックｆｎで動作する。アドレス
発生回路１は、ｆｎをさらに分周比ｍで分周した分周ク
ロックｆｎｍで動作する。

【０００５】スイッチ９は、オン及びオフによってクロ
ック発生器１０からの基準クロックＦｒの回路への供給
及び停止をスイッチングする。これによって、データ供
給の開始及び停止が制御される。このときアドレス発生
回路１は、クロックの供給を受けている間メモリの全ア
ドレス又は一部のアドレスを繰り返し発生する。タイミ
ング制御回路８は、スイッチ９のオン及びオフを制御す
る。出力波形信号の開始から停止まではおおよそ次のよ
うに動作する。第１にシフト回路３及び４を初期化して
トリガ信号待ち状態にする。次に制御回路８がトリガ信
号を受けて、スイッチ９をオンにする。一連の波形信号
を出力した後、制御回路８がスイッチ９をオフにする。
スイッチ９をオフにしてクロックの供給を停止するとＤ
／Ａ（出力段）５へのデータ供給も停止するので、信号
の出力が停止する。なお、スイッチ９は半導体スイッチ
等を使用しても良い。

【０００６】データをどのくらい出力するかは、例えば
データの長さや１波形に対応するデータを何回出力する
かで設定できる。データの長さで設定した場合には、デ
ータの長さにしたがってレングス（長さ）カウンタがク
ロックを計数する数値を設定し、この設定値に達したと
ころでデータ出力を停止させる。また、別の方法とし
て、算出した波形データの最後のアドレスを記憶してお
き、この最後のアドレスを検出したところで停止信号を
発生させてデータ出力を停止させても良い。回数で設定
した場合には、回数カウンタに回数を設定し、１波形に
対応するデータを設定回数出力したところでデータ出力
を停止させる。これらの設定は、操作者の設定パネル等
による設定に従って図示しない中央演算装置（ＣＰＵ）
が行う。

【０００７】

【発明が解決しようとする課題】タイミング制御回路８
がスイッチ９をオフにして基準クロックＦｒの供給を停
止する時点を、出力段（Ｄ／Ａ）５が出力すべき信号の
任意に設定した所望の時点としたい場合がしばしばあ
る。しかし、従来の回路では、波形データの最後アドレ
スを検出したり、カウンタで計数して停止信号を発生さ
せてからデータ出力を停止しているため、クロックが高
速な場合にはその所望の時点にタイミングを合わせて正
確にクロックの供給を停止するのは困難である。そのた
め、データ出力を停止したときその最後の部分におい
て、データ数に変動が生じてしまう。これは、Ｄ／Ａ５
を通した場合には、ジッタとして現れる。

【０００８】図２は、波形発生装置として使用したとき
に、アドレス発生回路がメモリの所定領域のアドレスを
繰り返し出力し、一定期間出力を停止（維持）した後再
び波形を出力した場合の出力信号を表示をしている。図
が示すように、波形と波形の間が一定値に維持される。
なおＤ／Ａ５が出力する信号はデジタル・データに対応
した点（ポイント）であるが、波形はそれら点と点の間
を補間した曲線として表示している。このとき各データ
が例えば１ＧＨｚ程度の非常に高速な周波数で出力され
るとすると、このような出力信号を実現するには、停止
する時点において次に出力する波形データのｋビットの
先頭データをＤ／Ａ５まで伝播させて用意しておく必要
がある。このとき、先頭のｋビットのデータをＤ／Ａ５
で変換してその出力を維持しておくと、Ｄ／Ａ５へのデ
ータの供給停止解除後に波形出力を再開する場合にもそ
の曲線が途切れることがない。

【０００９】データ出力を停止したときその最後の部分
において、データが数ポイント余分に出力されたとする
と、それは次の出力波形データの先頭部分のデータが出
力されたことになる。また逆にデータが数ポンイト不足
した場合には、次の波形データを出力する際に、その先
頭部分に前の波形データの数ポイントが付加されて出力
されてしまう。これでは、次の波形データを先頭のポイ
ントから出力することができない。このようなポイント
の変動を避けるためには、波形データ出力を停止した後
にシフト回路を全て初期化し、改めてアドレス発生回路
が波形データの先頭アドレスを出力しなければならな
い。しかし、これでは、波形データの出力を指示する命
令又は信号（トリガ信号）に対して高速に応答して次の
波形データを出力することはできない。

【００１０】そこで本発明の目的は、出力段へのデータ
供給停止のタイミングを正確に制御することができるタ
イミング制御回路を提供することにある。本発明の他の
目的は、出力段からの信号出力を指示するトリガ信号に
対して高速に応答できるタイミング制御回路を提供する
ことにある。

【００１１】

【課題を解決するための手段】本発明のタイミング制御
回路は、データ発生装置の信号出力のタイミングを制御
するのに好適である。このデータ発生装置は、アドレス
を供給するアドレス発生回路と、アドレスに応じて並列
データを出力するメモリと、並列データのビット数を減
少させて高速なデータに変換するシフト回路と、シフト
回路からのデータに基づいて信号を出力する出力段と、
クロック発生器からのクロックの供給を制御するスイッ
チ手段とを有している。このとき本発明のタイミング制
御回路は、出力段へのデータの供給を停止する場合には
データの供給停止解除後に出力する並列データのアドレ
スをアドレス発生回路が出力した時点で停止信号を発生
する停止信号発生手段と、停止信号をラッチするラッチ
手段と、シフト回路と同じタイミングで動作し、メモリ
が並列データを出力した時点でラッチから停止信号を受
けるシフト手段とを具えている。そして、並列データの
先頭データが出力段に到着するタイミングと停止信号が
スイッチ手段の到着するタイミングを同期させ、先頭デ
ータを出力段が出力した時点でクロックの供給を停止す
ることを特徴としている。

【００１２】

【実施例】図１は、本発明のタイミング制御回路８を用
いたデータ発生装置（パターン・ジェネレータなど）の
ブロック図を示している。図３と対応するブロックには
同じ符号を付している。最終出力段５としてデジタル・
アナログ変換器を使用すれば、アナログ波形を出力する
波形発生装置として応用することもできる。この場合、
出力波形信号の停止については、回数カウンタ１６に出
力波形の繰り返す回数を設定するか又はレングス・カウ
ンタ１７に出力波形の長さ、即ち波形のポイント数を設
定することにより行なっても良い。例えば、回数カウン
タ１６又はレングス・カウンタ１７は、アドレス発生回
路１のアドレス出力を計数している。そして回数カウン
タ１６又はレングス・カウンタ１７は、その設定値に達
するとパルス信号を出力する。このパルス信号は、組み
合わせ論理回路１１に入力され、これら出力の論理和及
び論理積が取られる。これに基づいて論理回路１１は、
ラッチ回路１２に停止信号を出力する。アドレス発生器
１は、基準クロックをｍ＊ｎ＊ｋ分の１に分周した低速
な分周クロックで動作しているので、アドレス出力の計
数（監視）や停止信号の出力は比較的容易である。停止
信号は、アドレス発生回路が出力段５へのデータ供給の
停止を解除した後に出力する波形データの最初の並列デ
ータを出力した時点で、ｍ分周回路が出力する周波数ｆ
ｎｍの分周クロックにしたがってラッチ１２にラッチさ
れる。この時点での並列データは、この実施例では上述
のようにｍ＊ｎ＊ｋビットのビット数を有している。

【００１３】ｍビット・シフト回路１３は、ｍビット・
シフト回路３を構成しているのと同じｍビット（段）シ
フト・レジスタ（並直列変換回路）で構成されるが、構
成個数はｎ＊ｋ個ではなく１個である。これにｍビット
・シフト回路３と同じ周波数ｆｎの分周クロックを供給
する。同じシフト・レジスタを使用したのは、ｍビット
・シフト回路３と特性を揃えるためである。これによっ
て、シフト回路３と同じタイミングで動作する。ｎビッ
ト・シフト回路１４についても、ｎビット・シフト回路
４を構成しているのと同じｎビット（段）シフト・レジ
スタで構成されるが、構成個数はｋ個ではなく１個であ
る。これにｎビット・シフト回路４と同じく基準クロッ
クＦｒを供給する。これによって、停止信号と並列デー
タの先頭データ（ｋビット）は、夫々スイッチ９とＤ／
Ａ５に向かって平行して伝播する。シフト回路１３及び
１４を構成するシフト・レジスタは、リセット可能であ
る。ただし、シフト回路１４の最後の第ｎ段のレジスタ
については、特にトリガ信号によってリセットされる。

【００１４】Ｄ／Ａ５へのデータ供給停止解除後に出力
する並列データは、そのシフト回路３及び４を通過して
Ｄ／Ａ５に到達する過程でそのビット幅はｍ＊ｎ＊ｋビ
ットからｋビットに減少する。つまり、波形メモリ２か
ら分周クロックｆｎｍの１クロックで出力されたｍ＊ｎ
＊ｋビットの並列データは、Ｄ／Ａ５に到達するときに
はビット数（幅）はｋビットとなり、ｍ＊ｎ個の基準ク
ロックＦｒでアナログ信号に変換されることになる。こ
のとき、停止信号はＤ／Ａ５が並列データのｋビットの
先頭データを出力した時点でスイッチ９に到達し、スイ
ッチ９をオフにする。スイッチ９のオフによりクロック
の供給が停止になると、Ｄ／Ａ５は最後に出力の電圧を
維持する。つまり、データ供給停止解除に出力する次の
波形データの先頭データのみをアナログ電圧に変換し、
その電圧値を維持する。スイッチ９をオフした時点で、
ｎビット・シフト回路１４を構成するｎビット・シフト
・レジスタの最後の第ｎ段のレジスタを除いて、シフト
回路１３及び１４を構成するレジスタはＣＰＵによって
リセットされる。なお、複数の並列データの集まりで１
つの波形データが構成される。

【００１５】トリガ信号（データの出力を指示する信
号）を受けると、シフト回路１４の第ｎ段のレジスタが
リセットされ、再びスイッチ９がオンする。これによっ
てＤ／Ａ５等への基準クロックＦｒの供給が再開され、
次の波形データの出力を開始する。先頭データに対応し
たアナログ電圧の出力が維持されているので、次に出力
すべき波形データの第２番目以降のｋビットのデータが
順次出力されれば、波形は連続的に出力される。これに
よって、波形発生装置として使用した場合で言えば、図
２に示した波形信号の開始部分にジッタの現れず、安定
した出力が得られる。

【００１６】

【発明の効果】本発明によれば、低速な分周クロックに
基づいて出力した停止信号を並列データのビット数を減
少させて高速なデータに変換する過程に合わせて伝播さ
せているので、出力段へのデータ供給停止のタイミング
を容易に正確に合わせることができる。また、次のデー
タを出力する際にシフト回路を初期化する必要がないの
で、トリガ信号に対して高速に応答できる。これによっ
て、高速な基準クロックを使用しても安定した出力信号
を得ることができる。

【図面の簡単な説明】

【図１】本発明のタイミング制御回路の好適実施例を用
いた波形発生装置のブロック図である。

【図２】高周波数の繰り返し波形信号の出力を表示した
図である。

【図３】従来の波形発生装置の例のブロック図である。

【符号の説明】

１ アドレス発生回路 ２ メモリ ３、４ シフト回路 ５ デジタル・アナログ変換器 ６ ｍ分周回路 ７ ｎ分周回路 ８ タイミング制御回路 ９ スイッチ手段 １０ クロック発生回路 １１、１６、１７ 停止信号発生手段 １２ ラッチ手段 １３、１４ シフト手段 １５ ｎ分周回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アドレスを供給するアドレス発生回路
   と、上記アドレスに応じて並列データを出力するメモリ
   と、上記並列データのビット数を減少させて高速なデー
   タに変換するシフト回路と、該シフト回路からのデータ
   に基づいて信号を出力する出力段と、クロック発生器か
   らのクロックの供給を制御するスイッチ手段とを有する
   データ発生装置の信号出力のタイミングを制御するタイ
   ミング制御回路であって、 上記出力段へのデータの供給を停止する場合にはデータ
   の供給停止解除後に出力する並列データのアドレスを上
   記アドレス発生回路が出力した時点で停止信号を発生す
   る停止信号発生手段と、 上記停止信号をラッチするラッチ手段と、 上記シフト回路と同じタイミングで動作し、上記メモリ
   が上記並列データを出力した時点で上記ラッチから上記
   停止信号を受けるシフト手段とを具え、 上記並列データの先頭データが上記出力段に到着するタ
   イミングと上記停止信号が上記スイッチ手段の到着する
   タイミングを同期させ、上記先頭データを上記出力段が
   出力した時点でクロックの供給を停止することを特徴と
   するタイミング制御回路。