JPH0784970A - 割込み制御方法 - Google Patents
割込み制御方法Info
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- JPH0784970A JPH0784970A JP23302393A JP23302393A JPH0784970A JP H0784970 A JPH0784970 A JP H0784970A JP 23302393 A JP23302393 A JP 23302393A JP 23302393 A JP23302393 A JP 23302393A JP H0784970 A JPH0784970 A JP H0784970A
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Abstract
(57)【要約】
【目的】 割込み発生デバイスに対するデータ処理を行
うＣＰＵとは別のＣＰＵへの割込みにもとづき、別のＣ
ＰＵにおけるデータ処理が中断されることをなくして、
データ処理性能を向上することを目的とする。 【構成】 複数のＣＰＵ１−１、１−２・・・１−ｎと
複数のデバイス６−１、６−２・・・６−ｍとを具備
し、ＣＰＵがあらかじめ定められたデバイスに関するデ
ータ処理を行うデータ処理方法において、デバイスから
割込み信号が出力されたとき、割込み元デバイスを認識
する割込みコントローラ５と、割込みコントローラ５に
デバイスとＣＰＵとの対応関係を設定する割込みテーブ
ルを具備するように構成する。
うＣＰＵとは別のＣＰＵへの割込みにもとづき、別のＣ
ＰＵにおけるデータ処理が中断されることをなくして、
データ処理性能を向上することを目的とする。 【構成】 複数のＣＰＵ１−１、１−２・・・１−ｎと
複数のデバイス６−１、６−２・・・６−ｍとを具備
し、ＣＰＵがあらかじめ定められたデバイスに関するデ
ータ処理を行うデータ処理方法において、デバイスから
割込み信号が出力されたとき、割込み元デバイスを認識
する割込みコントローラ５と、割込みコントローラ５に
デバイスとＣＰＵとの対応関係を設定する割込みテーブ
ルを具備するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、Ｉ／Ｏ（入出力）バス
を持つマルチプロセッサ（以下、ＭＰという）方式のデ
ータ処理装置における割込み制御方法に関する。
を持つマルチプロセッサ（以下、ＭＰという）方式のデ
ータ処理装置における割込み制御方法に関する。
【０００２】
【従来の技術】図４、図５は、従来例を示した図であ
り、図中１ｂ−１〜１ｂ−ｎはプロセッサ（以下、ＣＰ
Ｕという）、２ｂはシステムバスコントローラ、３ｂは
バス変換装置、４ｂはＶＭＥバス（Ｖｅｒｓａ Ｍｏｄ
ｕｌｅ Ｅｕｒｏｐｅ）（米国電気電子技術者協会、略
称ＩＥＥＥの規格バス）コントローラ、６ｂ−１〜６ｂ
−ｍはＶＭＥバスアダプタ、７ｂはシステムバス、８ｂ
はＶＭＥバス、９ｂ、１０ｂ、１０ｂ−１〜１０ｂ−ｋ
は信号線、１１ｂはテーブルを示す。
り、図中１ｂ−１〜１ｂ−ｎはプロセッサ（以下、ＣＰ
Ｕという）、２ｂはシステムバスコントローラ、３ｂは
バス変換装置、４ｂはＶＭＥバス（Ｖｅｒｓａ Ｍｏｄ
ｕｌｅ Ｅｕｒｏｐｅ）（米国電気電子技術者協会、略
称ＩＥＥＥの規格バス）コントローラ、６ｂ−１〜６ｂ
−ｍはＶＭＥバスアダプタ、７ｂはシステムバス、８ｂ
はＶＭＥバス、９ｂ、１０ｂ、１０ｂ−１〜１０ｂ−ｋ
は信号線、１１ｂはテーブルを示す。
【０００３】図４は、ＶＭＥバス割込み制御回路の説明
図であり、それぞれ独自にプログラムを実行するＣＰＵ
１ｂ−１〜１ｂ−ｎと、システムバス７ｂ上のアクセス
を制御するシステムバスコントローラ２ｂと、システム
バス７ｂとＩ／Ｏ側のＶＭＥバス８ｂとを接続するバス
変換装置３ｂと、ＶＭＥバス８ｂ上のアクセスを制御す
るＶＭＥバスコントローラ４ｂと、ＣＰＵ１ｂ−１〜１
ｂ−ｎによって制御されるＶＭＥバスに接続されたＩ／
Ｏ側の各種のＶＭＥバスアダプタ６ｂ−１〜６ｂ−ｍ
と、ＶＭＥバスアダプタ６ｂ−１〜６ｂ−ｍからＶＭＥ
バスコントローラへ割込み発生を通知する信号線９ｂ
と、ＶＭＥバスアダプタ６ｂ−１〜６ｂ−ｍからＶＭＥ
バスコントローラ４ｂへＶＭＥバスアダプタ６ｂ−１〜
６ｂ−ｍの識別番号（以下、割込みベクタという）を通
知する信号線１０ｂ−１〜１０ｂ−ｋと、割込みベクタ
とＣＰＵとの対応テーブル１１ｂとより構成されてい
る。
図であり、それぞれ独自にプログラムを実行するＣＰＵ
１ｂ−１〜１ｂ−ｎと、システムバス７ｂ上のアクセス
を制御するシステムバスコントローラ２ｂと、システム
バス７ｂとＩ／Ｏ側のＶＭＥバス８ｂとを接続するバス
変換装置３ｂと、ＶＭＥバス８ｂ上のアクセスを制御す
るＶＭＥバスコントローラ４ｂと、ＣＰＵ１ｂ−１〜１
ｂ−ｎによって制御されるＶＭＥバスに接続されたＩ／
Ｏ側の各種のＶＭＥバスアダプタ６ｂ−１〜６ｂ−ｍ
と、ＶＭＥバスアダプタ６ｂ−１〜６ｂ−ｍからＶＭＥ
バスコントローラへ割込み発生を通知する信号線９ｂ
と、ＶＭＥバスアダプタ６ｂ−１〜６ｂ−ｍからＶＭＥ
バスコントローラ４ｂへＶＭＥバスアダプタ６ｂ−１〜
６ｂ−ｍの識別番号（以下、割込みベクタという）を通
知する信号線１０ｂ−１〜１０ｂ−ｋと、割込みベクタ
とＣＰＵとの対応テーブル１１ｂとより構成されてい
る。
【０００４】次に図４の割込み制御回路の動作を説明す
る。ＶＭＥバスアダプタ６ｂ−１〜６ｂ−ｍのいずれか
に、例えばＶＭＥバスアダプタ６ｂ−１に割込みが発生
すると、信号線９ｂを経由してＶＭＥバスコントローラ
４ｂに割込みがあったことが通知される。これによりＶ
ＭＥバスコントローラ４ｂは、例えばシステムバス７ｂ
上のあるＣＰＵ（不特定）に割込みがあったことを通知
する。この割込みが通知されたＣＰＵは、後述の如く、
ＶＭＥバスコントローラ４ｂを通して割込み発生ＶＭＥ
バスアダプタ６ｂ−１から割込みベクタを読み出す処理
（以下、ＩＡＣＫサイクルという）を実行する。そし
て、このＣＰＵは、読み出した割込みベクタから対応テ
ーブル１１ｂを参照して本来割込むべきＣＰＵを認定
し、その認定したＣＰＵに割込みがあったことを通知し
ていた。
る。ＶＭＥバスアダプタ６ｂ−１〜６ｂ−ｍのいずれか
に、例えばＶＭＥバスアダプタ６ｂ−１に割込みが発生
すると、信号線９ｂを経由してＶＭＥバスコントローラ
４ｂに割込みがあったことが通知される。これによりＶ
ＭＥバスコントローラ４ｂは、例えばシステムバス７ｂ
上のあるＣＰＵ（不特定）に割込みがあったことを通知
する。この割込みが通知されたＣＰＵは、後述の如く、
ＶＭＥバスコントローラ４ｂを通して割込み発生ＶＭＥ
バスアダプタ６ｂ−１から割込みベクタを読み出す処理
（以下、ＩＡＣＫサイクルという）を実行する。そし
て、このＣＰＵは、読み出した割込みベクタから対応テ
ーブル１１ｂを参照して本来割込むべきＣＰＵを認定
し、その認定したＣＰＵに割込みがあったことを通知し
ていた。
【０００５】図５は、ＩＡＣＫサイクルの説明図であ
る。ＶＭＥバスアダプタ６ｂ−１、６ｂ−２、６ｂ−３
・・・のいずれかに割込みが発生すると、割込み信号線
９ｂで割込みがあったことがＶＭＥバスコントローラ４
ｂに通知され、ＣＰＵにも通知される。
る。ＶＭＥバスアダプタ６ｂ−１、６ｂ−２、６ｂ−３
・・・のいずれかに割込みが発生すると、割込み信号線
９ｂで割込みがあったことがＶＭＥバスコントローラ４
ｂに通知され、ＣＰＵにも通知される。
【０００６】ＩＡＣＫサイクルは、ＣＰＵの指示により
実行されるものであり、これは、まず、ＶＭＥバスコン
トローラ４ｂからＶＭＥバスアダプタ６ｂ−１にＩＡＣ
Ｋ信号が入力される。もし、ＶＭＥバスアダプタ６ｂ−
１が割込み信号発生元でなければ、このＩＡＣＫ信号は
ＶＭＥバスアダプタ６ｂ−１から次のＶＭＥバスアダプ
タ６ｂ−２へ伝達される。以降同様にして、割込み信号
発生元までＩＡＣＫ信号がＶＭＥバスアダプタに順次入
力されていく。
実行されるものであり、これは、まず、ＶＭＥバスコン
トローラ４ｂからＶＭＥバスアダプタ６ｂ−１にＩＡＣ
Ｋ信号が入力される。もし、ＶＭＥバスアダプタ６ｂ−
１が割込み信号発生元でなければ、このＩＡＣＫ信号は
ＶＭＥバスアダプタ６ｂ−１から次のＶＭＥバスアダプ
タ６ｂ−２へ伝達される。以降同様にして、割込み信号
発生元までＩＡＣＫ信号がＶＭＥバスアダプタに順次入
力されていく。
【０００７】割込み信号発生元のＶＭＥバスアダプタに
ＩＡＣＫ信号が入力されると、そのＶＭＥバスアダプタ
が信号線１０ｂからＶＭＥバスコントローラ４ｂに、Ｖ
ＭＥバスアダプタの識別番号である割込みベクタを出力
する。ＩＡＣＫサイクルは終了する。
ＩＡＣＫ信号が入力されると、そのＶＭＥバスアダプタ
が信号線１０ｂからＶＭＥバスコントローラ４ｂに、Ｖ
ＭＥバスアダプタの識別番号である割込みベクタを出力
する。ＩＡＣＫサイクルは終了する。
【０００８】この割込みベクタがＶＭＥバスコントロー
ラ４ｂに保持され、これをＣＰＵが読み取り、割込み信
号発生元のＶＭＥバスアダプタを認識する。
ラ４ｂに保持され、これをＣＰＵが読み取り、割込み信
号発生元のＶＭＥバスアダプタを認識する。
【０００９】
【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。ＭＰデータ処
理装置のＶＭＥバスの割込み処理においては、ＣＰＵが
割込みベクタをＩＡＣＫサイクルにもとづき読み出すま
では割込みを発生しているＶＭＥバスアダプタ６ｂ−１
〜６ｂ−ｍを特定できない。このため、複数のＣＰＵが
それぞれ別のＶＭＥバスアダプタを制御しているＭＰデ
ータ処理装置においては、ＶＭＥバスアダプタ６ｂ−１
〜６ｂ−ｍから割込みが発生すると、前記割込み通知さ
れたＣＰＵが前記ＶＭＥバスアダプタの割込み要求を実
行すべき他のＣＰＵに対する割込みのために自己のデー
タ処理を一時中断しなければならず、ＣＰＵ性能を無駄
にする課題があった。
のにおいては、次のような課題があった。ＭＰデータ処
理装置のＶＭＥバスの割込み処理においては、ＣＰＵが
割込みベクタをＩＡＣＫサイクルにもとづき読み出すま
では割込みを発生しているＶＭＥバスアダプタ６ｂ−１
〜６ｂ−ｍを特定できない。このため、複数のＣＰＵが
それぞれ別のＶＭＥバスアダプタを制御しているＭＰデ
ータ処理装置においては、ＶＭＥバスアダプタ６ｂ−１
〜６ｂ−ｍから割込みが発生すると、前記割込み通知さ
れたＣＰＵが前記ＶＭＥバスアダプタの割込み要求を実
行すべき他のＣＰＵに対する割込みのために自己のデー
タ処理を一時中断しなければならず、ＣＰＵ性能を無駄
にする課題があった。
【００１０】本発明は、これを改善するために、ＭＰ環
境で制御されるＶＭＥバス即ちＩ／Ｏバスで発生した割
込みに対し、割込みコントローラで、割込み発生アダプ
タを確認して割込み先ＣＰＵを特定することにより、従
来の如く、割込み発生Ｉ／Ｏバスアダプタに対するデー
タ処理を行うＣＰＵとは別のＣＰＵへの割込みにもとづ
き、前記別のＣＰＵにおけるデータ処理が中断されるこ
とをなくして、ＭＰデータ処理システムの性能を向上す
ることを目的とする。
境で制御されるＶＭＥバス即ちＩ／Ｏバスで発生した割
込みに対し、割込みコントローラで、割込み発生アダプ
タを確認して割込み先ＣＰＵを特定することにより、従
来の如く、割込み発生Ｉ／Ｏバスアダプタに対するデー
タ処理を行うＣＰＵとは別のＣＰＵへの割込みにもとづ
き、前記別のＣＰＵにおけるデータ処理が中断されるこ
とをなくして、ＭＰデータ処理システムの性能を向上す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記の課題を
解決するため図１に示すように構成した。図１は本発明
の原理説明図であり、図１において、１−１、１−２、
１−ｎはＣＰＵ、２はシステムバスコントローラ、３は
バス変換装置、４はＩ／Ｏバスコントローラ、５は割込
みコントローラ、６−１、６−２、６−ｍはデバイス例
えばＩ／Ｏバスアダプタ、７はシステムバス、８はＩ／
Ｏバス、９、１０−１、１０−２、１０−ｋはそれぞれ
信号線を示す。
解決するため図１に示すように構成した。図１は本発明
の原理説明図であり、図１において、１−１、１−２、
１−ｎはＣＰＵ、２はシステムバスコントローラ、３は
バス変換装置、４はＩ／Ｏバスコントローラ、５は割込
みコントローラ、６−１、６−２、６−ｍはデバイス例
えばＩ／Ｏバスアダプタ、７はシステムバス、８はＩ／
Ｏバス、９、１０−１、１０−２、１０−ｋはそれぞれ
信号線を示す。
【００１２】
【作用】上記構成にもとづく本発明の作用を、図１に基
づいて説明する。Ｉ／Ｏバスアダプタ６−１〜６−ｍの
いずれかに割込みが発生すると、割込みコントローラ５
に信号線９により通知される。
づいて説明する。Ｉ／Ｏバスアダプタ６−１〜６−ｍの
いずれかに割込みが発生すると、割込みコントローラ５
に信号線９により通知される。
【００１３】これにより、割込みコントローラ５はＩ／
Ｏバス８にＩＡＣＫサイクルを実行し、デバイス６−
１、６−２・・・６−ｍより割込み元を検出するため、
図５と同様の手法で割込みベクタを信号線１０−１、１
０−２・・・１０−ｋで読み出す。
Ｏバス８にＩＡＣＫサイクルを実行し、デバイス６−
１、６−２・・・６−ｍより割込み元を検出するため、
図５と同様の手法で割込みベクタを信号線１０−１、１
０−２・・・１０−ｋで読み出す。
【００１４】さらに、割込みコントローラ５は、前記読
み出した割込みベクタより図１では省略した割込みテー
ブルを参照して割込み先ＣＰＵを特定し、該特定したＣ
ＰＵに対し割込みを通知するようにした。
み出した割込みベクタより図１では省略した割込みテー
ブルを参照して割込み先ＣＰＵを特定し、該特定したＣ
ＰＵに対し割込みを通知するようにした。
【００１５】このように、Ｉ／Ｏバス８で発生した割込
みに対し、割込みコントローラ５が、割込み発生デバイ
スを確認し割込み先ＣＰＵを特定した後に、該ＣＰＵに
対し割込みを通知するため、割込み発生デバイスに対す
るＣＰＵにのみ処理を行わせることができるので、ＣＰ
Ｕ性能を無駄にすることがない。
みに対し、割込みコントローラ５が、割込み発生デバイ
スを確認し割込み先ＣＰＵを特定した後に、該ＣＰＵに
対し割込みを通知するため、割込み発生デバイスに対す
るＣＰＵにのみ処理を行わせることができるので、ＣＰ
Ｕ性能を無駄にすることがない。
【００１６】
【実施例】以下、本発明の一実施例を図２及び図３に基
づいて説明する。図２は、本発明の一実施例構成図を示
し、図３はその動作説明図である。図中１ａ、１ａ−１
〜１ａ−４はＣＰＵであり図１におけるＣＰＵ１−１、
１−２・・・に対応するもの、２ａはシステムバスコン
トローラであり図１におけるシステムバスコントローラ
２に対応するもの、３ａはバス変換装置であり図１にお
けるバス変換装置３に対応するもの、４ａはＶＭＥバス
コントローラであり図１におけるＩ／Ｏバスコントロー
ラ４に対応するもの、５ａは割込みコントローラであり
図１における割込みコントローラ５に対応するもの、５
ｂは割込みベクタ表示レジスタ、５ｃは割込みテーブ
ル、６ａ、６ａ−１〜６ａ−４はＶＭＥバスアダプタで
あり図１におけるＩ／Ｏバスアダプタ６−１、６−２・
・・に対応するもの、７ａはシステムバスであり図１に
おけるシステムバス７に対応するもの、８ａはＶＭＥバ
スであり図１におけるＩ／Ｏバス８に対応するもの、９
ａ、１０ａ−１〜１０ａ−４は信号線であり図１におけ
る信号線９、１０−１、１０−２・・・に対応するも
の、図３は本発明における動作説明図であり〜は割
込み通知シーケンスを示す。
づいて説明する。図２は、本発明の一実施例構成図を示
し、図３はその動作説明図である。図中１ａ、１ａ−１
〜１ａ−４はＣＰＵであり図１におけるＣＰＵ１−１、
１−２・・・に対応するもの、２ａはシステムバスコン
トローラであり図１におけるシステムバスコントローラ
２に対応するもの、３ａはバス変換装置であり図１にお
けるバス変換装置３に対応するもの、４ａはＶＭＥバス
コントローラであり図１におけるＩ／Ｏバスコントロー
ラ４に対応するもの、５ａは割込みコントローラであり
図１における割込みコントローラ５に対応するもの、５
ｂは割込みベクタ表示レジスタ、５ｃは割込みテーブ
ル、６ａ、６ａ−１〜６ａ−４はＶＭＥバスアダプタで
あり図１におけるＩ／Ｏバスアダプタ６−１、６−２・
・・に対応するもの、７ａはシステムバスであり図１に
おけるシステムバス７に対応するもの、８ａはＶＭＥバ
スであり図１におけるＩ／Ｏバス８に対応するもの、９
ａ、１０ａ−１〜１０ａ−４は信号線であり図１におけ
る信号線９、１０−１、１０−２・・・に対応するも
の、図３は本発明における動作説明図であり〜は割
込み通知シーケンスを示す。
【００１７】ＣＰＵ１ａ−１〜１ａ−４はそれぞれ独自
にプログラムを実行するものであって、それぞれ別のＶ
ＭＥバスアダプタ６ａ−１〜６ａ−４を制御する。シス
テムバスコントローラ２ａはシステムバス７ａ上のアク
セスを制御する。
にプログラムを実行するものであって、それぞれ別のＶ
ＭＥバスアダプタ６ａ−１〜６ａ−４を制御する。シス
テムバスコントローラ２ａはシステムバス７ａ上のアク
セスを制御する。
【００１８】バス変換装置３ａはシステムバス７ａとＶ
ＭＥバス８ａを接続しているもので両バス間のフォーマ
ット変換を行うものである。ＶＭＥバスコントローラ４
ａはＶＭＥバス８ａ上のアクセスを制御する。
ＭＥバス８ａを接続しているもので両バス間のフォーマ
ット変換を行うものである。ＶＭＥバスコントローラ４
ａはＶＭＥバス８ａ上のアクセスを制御する。
【００１９】割込みコントローラ５ａは割込みベクタ表
示レジスタ５ｂ及び割込みテーブル５ｃを設け、またＶ
ＭＥバス８ａで発生した割込みに対する制御を行い、割
込み元のＶＭＥバスアダプタを認定したり後述するよう
に、割込みテーブル５ｃを参照して割込み元のＶＭＥバ
スアダプタに関する処理を行うＣＰＵを認識する。
示レジスタ５ｂ及び割込みテーブル５ｃを設け、またＶ
ＭＥバス８ａで発生した割込みに対する制御を行い、割
込み元のＶＭＥバスアダプタを認定したり後述するよう
に、割込みテーブル５ｃを参照して割込み元のＶＭＥバ
スアダプタに関する処理を行うＣＰＵを認識する。
【００２０】割込みベクタ表示レジスタ５ｂは、ＩＡＣ
Ｋサイクルで検出した割込みベクタを保持しておくもの
であり、割込みテーブル５ｃは、割込みベクタと割込み
先ＣＰＵの対応を設定しておくものである。
Ｋサイクルで検出した割込みベクタを保持しておくもの
であり、割込みテーブル５ｃは、割込みベクタと割込み
先ＣＰＵの対応を設定しておくものである。
【００２１】ＶＭＥバスアダプタ６ａ−１〜６ａ−４
は、前記割込みテーブル５ｃにより指定されたＣＰＵに
よって制御され、これらのＶＭＥバスアダプタには例え
ばファイル装置や通信系等のデバイスが接続される。
は、前記割込みテーブル５ｃにより指定されたＣＰＵに
よって制御され、これらのＶＭＥバスアダプタには例え
ばファイル装置や通信系等のデバイスが接続される。
【００２２】次に、図２のＶＭＥバス割込み制御回路の
動作を図３で説明する。図３においてＣＰＵ１ａは図２
におけるＣＰＵ１ａ−１〜１ａ−４を総合的に示し、Ｖ
ＭＥバスアダプタ６ａは図２におけるＶＭＥバスアダプ
タ６ａ−１〜６ａ−４を総合的に示すものである。
動作を図３で説明する。図３においてＣＰＵ１ａは図２
におけるＣＰＵ１ａ−１〜１ａ−４を総合的に示し、Ｖ
ＭＥバスアダプタ６ａは図２におけるＶＭＥバスアダプ
タ６ａ−１〜６ａ−４を総合的に示すものである。
【００２３】先ず、システムの立上がりにおいて、図
示省略したサービスプロセッサからの初期プログラムに
より、予め各ＣＰＵ１ａ−１〜１ａ−４が処理を行うＶ
ＭＥバスアダプタ６ａ−１〜６ａ−４が選択的に割当て
られており、この対応関係を示すデータが割込みコント
ローラ５ａに伝達され、これにより、ＶＭＥバスアダプ
タ６ａ−１〜６ａ−４が発生する割込みベクタに対応す
る割込み先ＣＰＵのＩＤ（識別番号）を、割込みテーブ
ル５ｃに設定する。
示省略したサービスプロセッサからの初期プログラムに
より、予め各ＣＰＵ１ａ−１〜１ａ−４が処理を行うＶ
ＭＥバスアダプタ６ａ−１〜６ａ−４が選択的に割当て
られており、この対応関係を示すデータが割込みコント
ローラ５ａに伝達され、これにより、ＶＭＥバスアダプ
タ６ａ−１〜６ａ−４が発生する割込みベクタに対応す
る割込み先ＣＰＵのＩＤ（識別番号）を、割込みテーブ
ル５ｃに設定する。
【００２４】例えば処理の完了やエラーの発生等によ
る割込みがＶＭＥバスアダプタで発生した時、これを割
込みコントローラ５ａに信号線９ａで通知する。 割込みコントローラ５ａがＶＭＥバス８ａにＩＡＣＫ
サイクルを実行し、これにより得られた割込みを発生し
たＶＭＥバスアダプタの割込みベクタを割込みベクタ表
示レジスタ５ｂにセットする。
る割込みがＶＭＥバスアダプタで発生した時、これを割
込みコントローラ５ａに信号線９ａで通知する。 割込みコントローラ５ａがＶＭＥバス８ａにＩＡＣＫ
サイクルを実行し、これにより得られた割込みを発生し
たＶＭＥバスアダプタの割込みベクタを割込みベクタ表
示レジスタ５ｂにセットする。
【００２５】割込みコントローラ５ａは、この割込み
ベクタにもとづき割込みテーブル５ｃから割込み先ＣＰ
ＵのＩＤを読み出し、割込み先ＣＰＵを特定する。 割込みコントローラ５ａは、該特定したＣＰＵに対し
て割込みを通知する。
ベクタにもとづき割込みテーブル５ｃから割込み先ＣＰ
ＵのＩＤを読み出し、割込み先ＣＰＵを特定する。 割込みコントローラ５ａは、該特定したＣＰＵに対し
て割込みを通知する。
【００２６】割込みの通知を受けた該ＣＰＵは割込み
コントローラ５ａ内の割込みベクタ表示レジスタ５ｂを
読み出して、割込みを発生したＶＭＥバスアダプタを特
定する。
コントローラ５ａ内の割込みベクタ表示レジスタ５ｂを
読み出して、割込みを発生したＶＭＥバスアダプタを特
定する。
【００２７】該ＣＰＵはこれにより特定されたＶＭＥ
バスアダプタに対して、所定の割込み処理ルーチンを起
動し、前記割込みにもとづく処理を実行する。なお、前
記説明では、初期プログラムローディング時に割込みテ
ーブル５ｃを設定する例について説明したが、本発明で
はもちろんこれのみに限定されるものではなく、例えば
図４に示す如く割込みベクタ対応テーブルをシステムバ
ス側に持ち、各ＣＰＵ１ａ−１〜１ａ−４がこれをみ
て、順次割込みテーブル５ｃに書き込み制御するように
構成してもよい。
バスアダプタに対して、所定の割込み処理ルーチンを起
動し、前記割込みにもとづく処理を実行する。なお、前
記説明では、初期プログラムローディング時に割込みテ
ーブル５ｃを設定する例について説明したが、本発明で
はもちろんこれのみに限定されるものではなく、例えば
図４に示す如く割込みベクタ対応テーブルをシステムバ
ス側に持ち、各ＣＰＵ１ａ−１〜１ａ−４がこれをみ
て、順次割込みテーブル５ｃに書き込み制御するように
構成してもよい。
【００２８】以上の実施例では、割込みコントローラ５
ａを１つのＬＳＩとしてＶＭＥバスコントローラ４ａと
は別に設けているが、割込みコントローラ５ａをＶＭＥ
バスコントローラ４ａに内蔵させることもできる。
ａを１つのＬＳＩとしてＶＭＥバスコントローラ４ａと
は別に設けているが、割込みコントローラ５ａをＶＭＥ
バスコントローラ４ａに内蔵させることもできる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
割込みコントローラで割込みベクタを先読みすることが
できるため、最初から所定のＣＰＵに割込みを通知する
ことができる。このため他のＣＰＵへの割込みで処理が
中断されることが無く、ＭＰ方式のデータ処理装置の性
能を向上することができる。
割込みコントローラで割込みベクタを先読みすることが
できるため、最初から所定のＣＰＵに割込みを通知する
ことができる。このため他のＣＰＵへの割込みで処理が
中断されることが無く、ＭＰ方式のデータ処理装置の性
能を向上することができる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例構成図である。
【図３】本発明における動作説明図である。
【図４】従来例の説明図である。
【図５】従来のＩＡＣＫサイクルの説明図である。
１−１、１−２、１−ｎ ＣＰＵ ２ システムバスコントローラ ３ バス変換装置 ４ Ｉ／Ｏバスコントローラ ５ 割込みコントローラ ６−１、６−２、６−ｍ デバイス ７ システムバス ８ Ｉ／Ｏバス ９、１０−１、１０−２、１０−ｋ 信号線
Claims (3)
- 【請求項１】 複数のＣＰＵと、複数のデバイスとを具
備し、前記ＣＰＵが、予め定められた前記デバイスに関
するデータ処理を行うデータ処理方式において、 前記デバイスから割込み信号が出力されたとき、割込み
元デバイスを認識して、 予め割込み元デバイスとの対応が指定されたＣＰＵに対
し割込みを通知する割込みコントローラ（５）を具備し
たことを特徴とする割込み制御方法。 - 【請求項２】 前記割込みコントローラ（５）をＩ／Ｏ
バスコントローラ（４）に内蔵することを特徴とする請
求項１記載の割込み制御方法。 - 【請求項３】 前記割込みテーブルにはＣＰＵのＩＤが
格納されていることを特徴とする請求項１記載の割込み
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23302393A JPH0784970A (ja) | 1993-09-20 | 1993-09-20 | 割込み制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23302393A JPH0784970A (ja) | 1993-09-20 | 1993-09-20 | 割込み制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784970A true JPH0784970A (ja) | 1995-03-31 |
Family
ID=16948600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23302393A Withdrawn JPH0784970A (ja) | 1993-09-20 | 1993-09-20 | 割込み制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784970A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7526592B2 (en) | 2006-09-29 | 2009-04-28 | Hitachi, Ltd. | Interrupt control system and storage control system using the same |
-
1993
- 1993-09-20 JP JP23302393A patent/JPH0784970A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7526592B2 (en) | 2006-09-29 | 2009-04-28 | Hitachi, Ltd. | Interrupt control system and storage control system using the same |
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