JPH0773136A

JPH0773136A - コンピュータシステムの動作方法

Info

Publication number: JPH0773136A
Application number: JP34921193A
Authority: JP
Inventors: Kyosuke Kuno; 恭輔久野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1993-06-30
Filing date: 1993-12-28
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】回路動作のタイムラグを減少させ、能率よく
動作する。【構成】ＤＭＡコントローラが特定のデバイスにアク
セスするためのＤＭＡ用信号バスを備えている構成で、
ＣＰＵが、ＤＭＡ用信号バスを使用してそれらのデバイ
スをアクセスする場合には、ＣＰＵサイクルによらず、
ＤＭＡサイクルによりデバイスをリードライト制御す
る。【効果】ＤＭＡサイクルを単位として、ＣＰＵにＤＭ
Ａ用信号バスを明け渡せばよいので、回路動作のタイム
ラグが減少すると共に、ＣＰＵがＤＭＡ用信号バスをア
クセスするときでも、ＤＭＡバス側のデバイスはのＤＭ
Ａ転送が止められることがない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵが特定のデバイ
スにアクセスするための信号バスと、ＤＭＡコントロー
ラが他のデバイスにアクセスするための信号バスとを備
えているコンピュータシステムの動作方法に関する。

【０００２】

【従来の技術】基本的なコンピュータシステムは、ＣＰ
Ｕ、メモリ、Ｉ／ＯデバイスおよびＤＭＡコントローラ
などを、一つの信号バスに接続して構成する。信号バス
は、アドレスバスとデータバスとで構成する。

【０００３】この場合、ＣＰＵは、アドレスバスからア
ドレス信号を出力して、アクセスするメモリアドレスや
Ｉ／Ｏアドレスを指定する。そして、データバスを介し
て、指定したメモリやＩ／Ｏデバイスとの間でデータを
入出力する。また、ＣＰＵが、ＤＭＡコントローラを起
動すると、ＤＭＡコントローラは、上記ＣＰＵの場合と
同様に、信号バスを使用して、各デバイスに対するデー
タの入出力動作を実行する。

【０００４】上記構成の場合、ＤＭＡコントローラは、
動作中、信号バスを専有してしまうので、ＣＰＵは、そ
の信号バスを同時に使用して各デバイスにアクセスする
ことができない。

【０００５】このような不都合を無くすものとして、例
えば、特開平３−２８６２４１号公報に見られる提案が
ある。この提案は、ＣＰＵが特定のデバイスにアクセス
する際に使用するＣＰＵ用信号バスと、ＤＭＡコントロ
ーラが他のデバイスにアクセスする際に使用するＤＭＡ
用信号バスとをそれぞれ配設するものである。この提案
によれば、ＣＰＵのアクセス動作と、ＤＭＡコントロー
ラのアクセス動作とを同時に実行することができるの
で、コンピュータシステムは、各種処理を能率よく短時
間で実行することができるようになる。

【０００６】一方、上記構成の場合、ＣＰＵは、必要に
応じてＤＭＡ用信号バス側の各デバイスにもアクセスす
る必要がある。上記提案では、このようなアクセス動作
を実行する場合には、ＣＰＵ用信号バスとＤＭＡ用信号
バスとを連結するようにしていた。

【０００７】

【発明が解決しようとする課題】ここで、図１２に示す
ように、ＤＭＡコントローラによるＤＭＡデータ転送実
行中に、ＣＰＵからＤＭＡ用信号バス側のデバイスへの
アクセス要求が生じたとする。ＤＭＡデータ転送動作
は、ＤＭＡサイクルと呼ばれる規定周期Ｔ１単位で実行
するものである。従ってこの場合、実行中の１サイクル
が終了すると、そのＤＭＡデータ転送動作は一時休止す
る。そして、ＣＰＵが、ＣＰＵサイクルと呼ばれる別の
規定周期Ｔ２単位で所定のデータ転送を実行する。その
後、再びＤＭＡサイクルでＤＭＡデータ転送動作を再開
するようになる。

【０００８】しかし、ＤＭＡサイクルとＣＰＵサイクル
とはお互いに無頓着に動作するので、ＣＰＵはＤＭＡサ
イクルをモニタし、ＤＭＡサイクルの終了を検知してか
らバスを明け渡してもらうという手順を踏まなくてはな
らない。また、バスが接続され、ＣＰＵがＤＭＡ用信号
バス側の各デバイスにアクセスし、そのアクセスが終了
したときもバスを切離してＤＭＡコントローラ側にバス
を引き渡す手順が必要であり、少なくとも接続及び切離
しの手順のための時間Ｔ３、Ｔ４のタイムラグが発生し
てしまい、コンピュータシステムが能率よく動作するこ
とができないという問題があった。

【０００９】また、ＣＰＵによるＤＭＡ用信号バスアク
セスがストリング命令によるものであった場合は、スト
リング命令による連続アクセスが終了するまでは、本来
のＤＭＡ転送が止められ、一定間隔毎にサービスする必
要のあるＤＭＡ転送要求がある場合、それに対応するこ
とができなくなる。

【００１０】ここで、ストリング命令について説明す
る。コンピュータシステムにおいては、メモリに連続し
て定義されるデータを扱うことが多い。例えば、メモリ
の８０００Ｈ番地から始まる１００Ｈバイトのデータを
メモリの９０００Ｈ番地から始まる９０ＦＦＨ番地まで
の領域に転送するいわゆるブロック転送がある。その他
にも、ＣＰＵのあるレジスタの値とメモリに連続して定
義されるデータとを比較していく比較操作等がある。こ
れらの操作をメモリに連続して定義されるデータに対し
て一度に行なうのがストリング命令である。

【００１１】ここで、ＣＰＵからＤＭＡバス上のデバイ
スにストリング命令等により連続アクセスした場合の問
題点について、図１３を参照して説明する。

【００１２】同図において、ＤＭＡ１〜５はＤＭＡ用信
号バス側のデバイス（ＤＭＡ要求源）からの優先順位の
無い互いに対等なＤＭＡ要求である。ここで、ＤＭＡ１
は、一定間隔で適切に処理（サービス）されるべきＤＭ
Ａ要求である。

【００１３】さて、ＤＭＡ１〜５の要求源に対して、要
求された順番に、ＤＭＡ３、ＤＭＡ１、ＤＭＡ２の順に
ＤＭＡコントローラが順次サービスしていると、ＤＭＡ
２のサービスの最中にＣＰＵがＤＭＡバスにアクセス要
求してきたので、ＤＭＡ２のサービスが終わると、その
アクセス要求を受入れる。しかし、そのＣＰＵアクセス
はストリング命令による連続アクセスであるので、ＤＭ
ＡバスはＣＰＵサイクルで実行される連続アクセスに専
有され、ＤＭＡ１〜５の要求源の要求は、その連続アク
セスが終わるまで待たされ続けることになる。

【００１４】とりわけ、一定期間毎にサービスされるべ
きＤＭＡ１に対して、一定期間内にサービスすることが
できなくなってしまう。

【００１５】本発明は、上記の問題を解決し、能率のよ
いコンピュータシステムの動作方法を提供することを目
的とする。

【００１６】

【課題を解決するための手段】このために本発明は、Ｃ
ＰＵが、ＤＭＡ用信号バス側のデバイスにアクセスする
場合には、ＤＭＡコントローラの規定周期つまりＤＭＡ
サイクルで、デバイスをリードライト制御してデータを
入出力するようにしている。

【００１７】また、ＤＭＡ要求に優先順位を持たせ、そ
の優先順位を固定優先と回転優先とに分け、上記要求の
有無をサンプリングしながら監視し、上記要求をラッチ
すると上記優先順位に従って順番にサービスし、そのサ
ービスが回転優先の要求に対するものであった場合はそ
のサービス終了後に回転優先の優先順位を回転させる一
方、ラッチした前記要求を一定間隔ごとにクリアし再び
サンプリングしなおすようにしている。

【００１８】また、ＣＰＵのＤＭＡ用信号バスアクセス
要求を他のＤＭＡ要求から独立させ、ＣＰＵのアクセス
要求があった場合は、ＣＰＵのアクセスを優先してサー
ビスし、ＣＰＵのアクセス要求が無かった場合は、優先
順位に従って他のＤＭＡ要求に対してサービスするよう
にしている。

【００１９】

【作用】ＤＭＡコントローラのデバイスアクセスを一時
休止して、ＣＰＵのデバイスアクセスを実行する場合
に、ＤＭＡサイクルを単位としてデバイスアクセスを一
時休止するだけでよくなり、回路動作のタイムラグが減
少すると共に、ＤＭＡバス側のデバイスのＤＭＡ要求に
対しても、適切に対応できるので、コンピュータシステ
ムが能率よく動作することができるようになる。

【００２０】

【実施例】以下、添付図面を参照しながら、本発明の実
施例を詳細に説明する。

【００２１】図１は、本発明の一実施例に係るコンピュ
ータシステムのブロック構成図を示したものである。

【００２２】同図において、このコンピュータシステム
には、ＣＰＵバス１とＤＭＡバス２との２組の信号バス
が配設されている。ＣＰＵバス１は、アドレスバス１ａ
とデータバス１ｂとで構成され、ＤＭＡバス２は、アド
レスバス２ａとデータバス２ｂとで構成されている。

【００２３】バスバッファ回路３ａは、必要に応じてア
ドレスバス１ａとアドレスバス２ａとを連結するもの
で、バスバッファ回路３ｂおよびバッファ＆ラッチ回路
３ｃは、データバス１ｂとデータバス２ｂとを連結する
ものである。なお、バスバッファ回路３ａ、３ｂによる
バス連結時には、ＣＰＵバス１側の信号がＤＭＡバス２
側に出力され、バッファ＆ラッチ回路３ｃによるバス連
結時には、データバス２ｂの信号がデータバス１ｂに出
力されるようになる。

【００２４】ＣＰＵバス１には、ＣＰＵ４、ＤＭＡバス
要求回路５、ＤＭＡコントローラ６、メモリ７およびＩ
／Ｏデバイス８が接続されている。ＤＭＡバス２には、
上記ＤＭＡコントローラ６のほか、Ｉ／Ｏデバイス９、
１０およびメモリ１１が接続されている。また、競合制
御回路１２は、ＤＭＡバス要求回路５やＩ／Ｏデバイス
９、１０から信号を入力し、各部に信号を出力するよう
に配設されている。

【００２５】メモリ７には、ＣＰＵ４の制御プログラム
やその他のデータが格納されている。このメモリ７とＩ
／Ｏデバイス８は、ＣＰＵ４だけがアクセスするもので
ある。Ｉ／Ｏデバイス９、１０およびメモリ１１は、Ｄ
ＭＡコントローラ６がアクセスするほか、ＣＰＵ４が必
要に応じてアクセスするものである。

【００２６】ＣＰＵ４は、このシステム全体を監視制御
するものである。ＤＭＡバス要求回路５は、ＣＰＵ４が
Ｉ／Ｏデバイス９、１０またはメモリ１１にアクセスす
る際に、ＤＭＡバス２を使用するために、競合制御回路
１２に所定の要求を出すものである。競合制御回路１２
は、ＤＭＡバス要求回路５やＩ／Ｏデバイス９、１０か
らのそれぞれの要求を調停し、必要に応じてＣＰＵバス
１とＤＭＡバス２の連結や分離を実行するものである。

【００２７】ＤＭＡコントローラ６は、ＣＰＵ４の介在
を受けずにＩ／Ｏデバイス９、１０とメモリ１１間のデ
ータ転送を実行するものである。

【００２８】以上の構成で、図２は、本実施例のコンピ
ュータシステムが１つの処理を実行する際の動作手順の
一例を示している。

【００２９】すなわち、このコンピュータシステムの動
作開始時には、ＣＰＵバス１とＤＭＡバス２は電気的に
分離している（処理１０１）。この状態で、ＣＰＵ４
は、メモリ７から制御プログラムを読み出して動作を開
始する。そして、図３（ａ）に示すように、ＣＰＵ４
は、ＣＰＵバス１を介して、メモリ７やＩ／Ｏデバイス
８にアクセスし、それらとの間でデータ転送する（処理
１０２）。

【００３０】ここで、例えば、Ｉ／Ｏデバイス９や１０
とメモリとのデータ転送が必要になったとする。この場
合、ＣＰＵ４は、ＤＭＡコントローラ６を起動する（処
理１０３）。これにより、ＤＭＡコントローラ６は、図
３（ｂ）に示すように、Ｉ／Ｏデバイス９、１０とメモ
リ１１とのデータ転送をＤＭＡバス２を介して実行す
る。このＤＭＡデータ転送は、ＣＰＵバス１のデータ転
送と並行して実行することになる（処理１０４）。

【００３１】次に、ＣＰＵ４から、Ｉ／Ｏデバイス９ま
たは１０にデータ出力、またはメモリ１１にデータ書き
込みする必要が生じたとする。この場合、ＣＰＵ４は、
ＤＭＡバス要求回路５に、ＤＭＡバス２側にデータ出力
したい旨の要求を出す（処理１０５）。次いで、アドレ
スバス１ａから、Ｉ／Ｏデバイス９、１０のアドレスま
たはメモリ１１のアドレスを出力すると共に（処理１０
６）、データバス１ｂからデータを出力する（処理１０
７）。

【００３２】ところで、ＣＰＵ４は、規定のＣＰＵサイ
クルで各デバイスにアクセスし、ＤＭＡコントローラ６
は、別のＤＭＡサイクルで各デバイスにアクセスする。
この場合、ＣＰＵサイクルとＤＭＡサイクルとは非同期
である。このため、ここでＣＰＵ４は、動作中の一つの
ＤＭＡサイクルの終了を待つ（処理１０８）。

【００３３】次いで、ＤＭＡコントローラ６のデバイス
制御機能のみ有効にする。すなわち、ＤＭＡコントロー
ラ６は、各デバイスにアクセスする場合、転送元や転送
先の各アドレスを出力したり、目的デバイスをリードラ
イト制御したり、転送データ数を計数して所定量のデー
タ転送が完了するとＣＰＵ４に割込みをかけたりする。
ここでは、それらの各機能の内、デバイスに対するライ
ト制御機能のみ有効にして、他の機能を無効にする（１
０９）。

【００３４】次に、バスバッファ回路３ａ、３ｂによ
り、ＣＰＵバス１とＤＭＡバス２とを連結する。これに
より、アドレスバス１ａの信号をアドレスバス２ａ側、
データバス１ｂの信号をデータバス２ｂにそれぞれ出力
する（処理１１０）。そして、ＤＭＡコントローラ６
は、所定のＤＭＡサイクルで、目的デバイスをライト制
御する（処理１１１）。

【００３５】これにより、図３（ｃ）に示すように、Ｃ
ＰＵ４から出力されたデータが、Ｉ／Ｏデバイス９、１
０またはメモリ１１に出力される。この出力動作は、一
つのＤＭＡサイクルで実行される。この１サイクルが終
了すると、ＣＰＵバス１とＤＭＡバス２とを分離する
（処理１１２）。これにより、上記処理１０４の状態に
戻る。

【００３６】次に、上記処理１０４の状態において、Ｃ
ＰＵ４が、Ｉ／Ｏデバイス９または１０からデータ入
力、またはメモリ１１からデータ読み出しを実行する必
要が生じたとする。この場合、図４に示すように、ＣＰ
Ｕ４は、ＤＭＡバス要求回路５にＤＭＡバス２を介して
データ入力する旨の要求を出す（処理１１３）

【００３７】次いで、前記と同様に、アドレスバス１ａ
にアクセス先のアドレスを出力する（処理１１４）。こ
の後、動作中のＤＭＡサイクルの終了を待つ（処理１１
５）。そして、この場合、ＤＭＡコントローラ６のデバ
イスに対するリード制御機能のみ有効にする（処理１１
６）

【００３８】次いで、ＣＰＵバス１とＤＭＡバス２とを
連結する。但し、この場合、バスバッファ回路３ａによ
り、アドレスバス１ａからアドレスバス２ａに信号出力
する一方、バッファ＆ラッチ回路３ｃによりデータバス
２ｂからデータバス１ｂに信号出力する（処理１１
７）。

【００３９】次いで、ＤＭＡコントローラ６により目的
デバイスをリード制御する（処理１１８）。これによ
り、図３（ｄ）に示すように、Ｉ／Ｏデバイス９、１０
またはメモリ１１からデータが読み出される。

【００４０】そして、そのＤＭＡサイクル終了時にバッ
ファ＆ラッチ回路３ｃで、読み出されたデータをラッチ
する（処理１１９）。そして、ＣＰＵバス１とＤＭＡバ
ス２とを分離する（処理１２０）。この後ＣＰＵ４は、
バッファ＆ラッチ回路３ｃにラッチされたデータを読み
取る（処理１２１）。

【００４１】このようにして、前記処理１０４の状態に
戻る。この後、ＣＰＵ４とＤＭＡコントローラ６とは、
それぞれ独立に各動作を実行することになる。

【００４２】図５は、上記動作の一例を示すタイムチャ
ートである。すなわち、いま、ＤＭＡサイクルである規
定周期をＴ１とすると、ＤＭＡバス２には、同図（ａ）
に示すように、そのＤＭＡサイクルに同期したタイミン
グでアドレス信号やデータ信号が転送されることにな
る。

【００４３】一方、ＣＰＵサイクルである規定周期をＴ
２とすると、ＣＰＵバス１では、同図（ｂ）に示すよう
に、そのＣＰＵサイクルに同期したタイミングでアドレ
ス信号やデータ信号が転送されることになる。

【００４４】ここで、一つのＤＭＡサイクルの動作実行
中に、同図（ｃ）に示すように、ＣＰＵ４からＤＭＡバ
ス２へのデータ出力要求が出されたとする。これは、前
記処理１０５で説明した動作である。この場合、同図
（ｄ）に示すように、その次のＤＭＡサイクルで、直ち
にＣＰＵバス１とＤＭＡバス２とが連結される。これ
は、処理１１０の動作である。そして、ＣＰＵ４からＤ
ＭＡバス２側のいずれかのデバイスにデータが出力され
るようになる。

【００４５】また、前記処理１１３で説明したＤＭＡバ
ス２側からのデータ入力要求が出された場合にも、直ち
にＣＰＵバス１とＤＭＡバス２とが連結される。これ
は、処理１１７の動作である。そして、ＤＭＡバス２側
のいずれかのデバイスからデータが読み出される。この
場合、同図（ｅ）に示すように、ＤＭＡサイクル終了時
に、読み出したデータがバッファ＆ラッチ回路３ｃにラ
ッチされ、その後でも、ＣＰＵ間４がその読み出しデー
タを入力することができるようになる。

【００４６】以上のように、本実施例では、ＣＰＵ４
が、Ｉ／Ｏデバイス９、１０あるいはメモリ１１にアク
セスする場合には、ＤＭＡサイクルで、それらのデバイ
スをリードライト制御してデータを入出力するようにし
ている。

【００４７】従って、ＤＭＡコントローラ６によるＤＭ
Ａデータ転送実行中に、ＣＰＵ４がＤＭＡバス２側のデ
バイスにアクセスする場合には、ＤＭＡコントローラ６
は、ＤＭＡサイクルを単位としてＣＰＵ４にＤＭＡバス
２を明け渡せばよい。これにより、そのＤＭＡサイクル
の期間に、ＣＰＵ４による目的デバイスのアクセス動作
が実行されるので、ＤＭＡバス２がＣＰＵ４に専有され
る時間を最小限にできる。

【００４８】これにより、回路動作のタイムラグが減少
し、コンピュータシステムが能率よく動作することがで
きるようになる。

【００４９】また、本実施例では、ＣＰＵ４が上記各デ
バイスにアクセスする場合、ＤＭＡコントローラ６の一
部の機能を無効にして、それらのデバイスのリードライ
ト制御をＤＭＡコントローラ６により実行させるように
したので、そのようなリードライト制御を実行する専用
の回路を配設しなくてもよい。

【００５０】以上説明してきた方法により、ＣＰＵがＤ
ＭＡバスにＤＭＡサイクルでアクセスできるわけである
が、次に、ＤＭＡ用信号バス側のデバイスのＤＭＡ転送
を止めることなく、ＣＰＵからのＤＭＡ用信号バスのア
クセスを可能とする方法の実施例について詳細に説明す
る。

【００５１】先ず、競合制御回路１２の構成について図
６を参照しながら説明する。

【００５２】同図において、ラッチ回路４１、４２は同
一のサンプリングクロックにより高優先、低優先それぞ
れの要求をラッチする。なお、このサンプリングによる
要求のラッチは、ラッチされた要求に対してサービス中
の期間は行われない。

【００５３】ラッチ回路４１がラッチした要求は固定優
先回路４３で固定の優先順位で調停され、ラッチ回路４
２がラッチした要求は、回転優先回路４４で回転する優
先順位で調停される。

【００５４】そして、サービス権巡回回路４５は、ラッ
チした要求に対して、優先順位に従って、順にサービス
をするための各種信号を生成するものである。また、ス
ライスタイマ回路４６はＣＰＵにより設定された設定値
からカウントダウンを行ない、０になった時点（タイム
アウト）でラッチ回路４１、４２にリセット信号を出力
する。リセット信号出力後は、再度設定値よりカウント
ダウン動作を繰り返す。

【００５５】ラッチ回路４１、４２は、このリセット信
号によりラッチした要求をリセットし、再度要求をサン
プリングし、ラッチし、上記動作を繰り返す。なお、ス
ライスタイマがいずれかの要求に対するサービス中にタ
イムアウトになった場合は、そのサービス終了後に、要
求をリセットする。

【００５６】以上のように構成される本実施例の作用に
ついて、サービス権の遷移状態を示す図７、及び図８の
タイミングチャートを用いて説明を行なう。

【００５７】図７は、ラッチされた要求がどのような優
先順位でサービスされるかを示している。（＊）はサー
ビス権を意味しており、回転優先の優先順位の状態で決
まる全体としての優先順位に従って遷移していくもので
ある。ラッチされなかった要求に対しては、サービス権
（＊）は渡されない。また、スライスタイマがタイムア
ウトとなる毎に、サービス権（＊）は、強制的に初期状
態のＤＭＡ１に移る。また、要求をラッチした場合も、
サービス権（＊）は、強制的に初期状態のＤＭＡ１に移
る。しかし、サービス権が初期状態に移っても、回転優
先の優先順位はその状態を保持する。回転優先の優先順
位の状態が変化するのは、回転優先の要求がサービスさ
れるときである。

【００５８】図８においてＤＭＡ１及び２は高優先要求
源であり、ＤＭＡ３〜６は低優先要求源である。そし
て、ＤＭＡ１としてＣＰＵからのアクセスの要求を割り
当てる。要求状態のサンプリングはラッチした要求に対
してサービス中でない場合は、常時サンプリングされて
いるが、図８に示されたＳ１〜Ｓ８は、サービス要求の
状態のサンプリングのうち、少なくと一つのサービス要
求をラッチした場合のものを示している。

【００５９】先ず最初に、常時サンプリング状態でＤＭ
Ａ４の要求のみアクティブとなるためこの要求がサンプ
リングされラッチされる（Ｓ１）。そしてＤＭＡ４に対
するサービスを行なう。なお、ＤＭＡ４は、低優先要求
源として割り当てられているため、そのサービスが終了
した時点で図７に示す回転優先部の優先順位は今サービ
スされたＤＭＡ４の次のＤＭＡ５が最高位となり、優先
順位の状態が（２０２）となる。なお、低優先要求源が
サービスされなかった場合は回転優先部の優先順位は変
化しない。

【００６０】次に、ＤＭＡ４のサービスが終了した時点
で、要求状態がサンプリングされラッチされる（Ｓ
２）。この時、ＤＭＡ２の要求がアクティブとなってい
るため、次はＤＭＡ２がサービスされる。また、ＤＭＡ
２のサービス中スライスタイマがタイムアウトとなるた
めＤＭＡ２のサービス終了後にラッチした要求状態をリ
セット（この場合は、ラッチされていた要求は、ＤＭＡ
２のみであったのでリセットされてしまう要求はな
い。）し、再度要求状態がサンプリングされラッチされ
る（Ｓ３）。なお、ＤＭＡ２のサービス終了後の優先順
位の状態は、ＤＭＡ２は回転優先の要求源ではないの
で、（２０２）のままである。

【００６１】この時ＤＭＡ３とＤＭＡ５の要求がアクテ
ィブとなっているため優先順位の状態（２０２）に従っ
てＤＭＡ５、ＤＭＡ３の順にサービスする。なお、この
サービス後の優先順位の状態は、ＤＭＡ５のサービス後
に（２０３）となり、ＤＭＡ３のサービス後に（２０
１）となる。

【００６２】このＤＭＡ３のサービスが終了した時点で
再度要求状態がサンプリングされラッチされる（Ｓ
４）。この時、ＤＭＡ１（ＣＰＵ）の要求のみがアクテ
ィブとなっているため、ＤＭＡ１（ＣＰＵ）に対するサ
ービスを行なう。ＤＭＡ１のサービス終了後、再度サン
プリングを行ない、ＤＭＡ２とＤＭＡ６の要求をラッチ
する（Ｓ５）。先ず優先順位の高いＤＭＡ２からサービ
スされる。このサービス中、スライスタイマがタイムア
ウトとなるためＤＭＡ２のサービス終了後現在ラッチし
ているＤＭＡ６の要求をリセットし、再度ＤＭＡ６の要
求を含めて要求がサンプリングされラッチされる（Ｓ
６）。この時、ＤＭＡ１とＤＭＡ６の要求がラッチさ
れ、優先順位の高い順にＤＭＡ１、ＤＭＡ６がサービス
される。尚、ＤＭＡ６のサービス終了後は、優先順位の
状態は（２００）となる。

【００６３】ＤＭＡ６のサービス終了後再度要求をサン
プリングし、この時ＤＭＡ１とＤＭＡ４の要求をラッチ
する（Ｓ７）。ここでのサービスも優先順位に従ってＤ
ＭＡ１、ＤＭＡ４の順にサービスされる。尚、サービス
終了後は、回転優先部の状態は（２０２）となる。

【００６４】ＤＭＡ４のサービス終了直後にスライスタ
イマがタイムアウトとなるため、ラッチしている要求を
リセットし（ここではラッチされている要求は無い）要
求を再びサンプリングし、ＤＭＡ１とＤＭＡ２の要求が
ラッチされる（Ｓ８）。そして、優先順位に従ってＤＭ
Ａ１、ＤＭＡ２の順にサービスされる。

【００６５】以上説明したように、要求源を固定優先と
回転優先とに分けて、一回のサンプリングで全要求源の
要求状態をラッチして、優先順位の高い要求からサービ
スを行なうと共に、スライスタイマにて一定間隔でサン
プリングし直すため、固定優先の要求に対しては、必ず
一定期間毎にサービスを行なうことができる。

【００６６】また、一回のサンプリングでラッチした要
求をサービスする時間の合計がスライスタイマの設定時
間より長い場合でも、優先順位の低い要求に対しても平
均的にサービスすることができる。

【００６７】つまり、図８の場合にＤＭＡ１〜ＤＭＡ６
までのすべての要求源が頻繁にサービスを要求し、ラッ
チされた場合、スライスタイマの設定によっては、ＤＭ
Ａ１〜６を連続してサービスするのに要する時間が、そ
の設定した時間より長くなりうる。ここで、もし優先順
位の低い要求の順位が回転しないとすると、順位が低い
要求の中で比較的優先順位の高い要求はサービスされて
も、比較的優先順位の低い要求はサービスされる前にス
ライスタイマによってリセットされてしまい、その比較
的優先順位の低い要求はサービスされないままになって
しまう。

【００６８】しかし、優先順位が低い要求を回転優先に
すれば、ある時比較的優先順位の高かった要求は、いず
れは優先順位が回転して優先順位が低くなり、また、あ
る時比較的優先順位の低かった要求はその逆にいずれは
優先順位が回転して優先順位が高くなるので平均的にサ
ービスできるのである。

【００６９】次に、ＤＭＡ用信号バス側のＤＭＡ転送を
止めることなく、ＣＰＵからのアクセスを可能とする別
の方法について詳細に説明する。

【００７０】先ず、競合制御回路１２の構成について図
９を参照しながら説明する。

【００７１】この構成は、図６の構成に、優先順位判定
回路４７が追加されたものであり、ＣＰＵからのアクセ
スは、他のＤＭＡ要求よりも優先してサービスを行なよ
うにするものである。

【００７２】各要求源の要求は、同一サンプリングクロ
ックにてラッチ回路４１、４２にラッチされ、固定優先
化回路４３、回転優先回路４４にて優先順位が決定され
た後、サービス権巡回回路４５にてサービス権をもった
ＤＭＡ要求が選択され処理される。この時、優先順位判
定回路４７にてＣＰＵによるＤＭＡバスアクセスを認識
し、もし要求があった場合は、ＣＰＵからのアクセスを
優先してサービスし、ＣＰＵからの要求が無かった場合
は、サービス権巡回回路４５にて選択されたＤＭＡ要求
がそのままサービスされる。

【００７３】以上のように構成される本実施例の作用に
ついて、サービス権の遷移状態を示す図１０、及び図１
１のタイミングチャートを用いて説明を行なう。

【００７４】図１０は、ラッチされた要求がどのような
優先順位でサービスされるかを示している。（＊）はサ
ービス権を意味しており、回転優先の優先順位の状態で
決まる全体としての優先順位に従って移っていくもので
ある。ラッチされなかった要求に対しては、サービス権
（＊）は渡されない。また、スライスタイマがタイムア
ウトとなる毎に、サービス権（＊）は、強制的に初期状
態のＤＭＡ１に移る。また、要求をラッチした場合も、
サービス権（＊）は、強制的に初期状態のＤＭＡ１に移
る。しかし、サービス権が初期状態に移っても、回転優
先の優先順位はその状態を保持する。

【００７５】図１１においてＤＭＡ１および２は高優先
要求源であり、ＤＭＡ３〜５は低優先要求源である。そ
して、ＣＰＵからのアクセスの要求は、優先順位判定回
路４７に入力される。各要求源のサービス要求状態のサ
ンプリングはラッチされた要求のサービス中で無い場合
は、常時サンプリングされているが、図１１に示され
た、Ｓ１〜Ｓ７は、サービス要求状態のサンプリングの
うち、少なくと一つのサービス要求をラッチした場合を
示している。

【００７６】先ず、この図１１においては、最初、常時
サンプリング状態でＤＭＡ３の要求のみアクティブとな
るためこの要求がサンプリングされラッチされる（Ｓ
１）。そして、ＤＭＡ３に対してサービスを行なう。な
お、ＤＭＡ３は低優先要求源として割り当てられている
ため、そのサービスが終了した時点で図１０に示す回転
優先の優先順位は今サービスされたＤＭＡ３の次のＤＭ
Ａ４が最高位となり、優先順位の状態は（３０１）とな
る。なお、低優先要求源がサービスされなかった場合は
回転優先部の優先順位は変化しない。

【００７７】次に、ＤＭＡ３のサービスが終了した時点
で、要求源の要求状態をサンプリングする（Ｓ２）。こ
の時、ＤＭＡ１の要求がアクティブとなっているため次
はＤＭＡ１がサービスされる。また、このサービス中
に、スライスタイマがタイムアウトとなったので、サー
ビス終了後ラッチされていた要求はリセットされ、要求
がサンプリングし直される（Ｓ３）。この時、ＤＭＡ２
とＤＭＡ４の要求がアクティブとなっているため優先順
位に従ってＤＭＡ２、ＤＭＡ４の順にサービスされると
ころであるが、ＤＭＡ２のサービス中に、ＣＰＵからの
要求があったのでＤＭＡ４をサービスする前に、ＣＰＵ
の要求を優先してサービスする、そして、ＣＰＵのサー
ビスが終わってから、ＤＭＡ４に対してサービスする。
なお、優先順位の状態は、ＤＭＡ２のサービス後は変化
せず、ＣＰＵのサービス後も変化せず、ＤＭＡ４のサー
ビス後に（３０２）となる。

【００７８】このＤＭＡ４のサービスが終了した時点で
再度要求がサンプリングされラッチされる（Ｓ４）。こ
の時、ＤＭＡ１と、ＤＭＡ５の要求がアクティブになっ
ているが、ＣＰＵの要求があるので、最優先でＣＰＵに
対するサービスを行なう。そのＣＰＵのサービス中に、
スライスタイマがタイムアウトとなるためＣＰＵのサー
ビス終了後にラッチした要求状態をリセットし、再度要
求源の要求がサンプリングされＤＭＡ１とＤＭＡ５の要
求がラッチされる（Ｓ５）。そして、ＤＭＡ１からサー
ビスするが、そのサービス中にＣＰＵの要求があるの
で、ＤＭＡ１のサービス終了後に、ＣＰＵの要求を優先
してサービスし、その後でＤＭＡ５のサービスをする。

【００７９】そのサービス終了後、再度サンプリングを
行ない（Ｓ６）、ＤＭＡ１とＤＭＡ３の要求がラッチさ
れるが、ＣＰＵの要求があるので先ずＣＰＵのサービス
をする。その後で、優先順位の高いＤＭＡ１からサービ
スが行われるところであるが、ちょうど、ＣＰＵのサー
ビスが終わったところで、スライスタイマがタイムアウ
トとなるため現在ラッチしているＤＭＡ１と３の要求を
リセットし、再度ＤＭＡ１と３の要求がサンプリングし
なおされる（Ｓ７）。そして、優先順位の高いＤＭＡ１
がサービスされる。そのサービス中に、ＣＰＵからの要
求があったので、次は、ＤＭＡ３の前にＣＰＵが優先し
てサービスされる。

【００８０】以上説明したように、ＣＰＵからのアクセ
ス要求を他の要求源の要求と独立させて、最終段の優先
順位判定回路で他の要求源の優先順位に関係なく優先し
てサービスするようにしたので、ＣＰＵがアクセス要求
した時に他の要求源に対してサービス中であっても、そ
の一つのサービスが終われば、その他のサービス要求が
ラッチされていたとしても、ＣＰＵのアクセス要求を優
先してサービスするので、ＣＰＵのアクセスは、アクセ
スを要求してから、ＤＭＡバスサイクル一つ分以上の時
間待たされることがことがないと共に、ＣＰＵをそのよ
うに優先しても、一定期間毎のサービスを必要とするよ
うな、固定優先の要求に対して一定期間内にサービスす
ることが可能となる。また、優先順位の低い要求に対し
ても平均的にサービスすることができることはいうまで
もない。

【００８１】なお、以上の実施例では、ＣＰＵバス１と
ＤＭＡバス２という２つのバスを備えている構成を例に
とって説明したが、１つのバスをＣＰＵ４とＤＭＡコン
トローラ６とが交互に使用する場合にも、本発明を適用
することが考えられる。

【００８２】

【発明の効果】以上のように、本発明によれば、ＣＰＵ
が、ＤＭＡバス側の各デバイスにアクセスする場合に
は、ＤＭＡコントローラ側サイクルで、デバイスをリー
ドライト制御してデータを入出力するようにしたので、
回路動作のタイムラグか減少し、能率よく動作すること
ができるようになるとともに、ＣＰＵがＤＭＡバスにア
クセスする場合でも、本来のＤＭＡ転送が停滞すること
がない。

【図面の簡単な説明】

【図１】本発明の一実施例に係るコンピュータシステム
のブロック構成図である。

【図２】上記コンピュータシステムの動作手順の一例を
示すフローチャートである。

【図３】各種デバイス間のデータ転送動作の説明図であ
る。

【図４】上記コンピュータシステムの動作手順の一例を
示すフローチャートである。

【図５】上記コンピュータシステムの動作の一例を示す
タイムチャートである。

【図６】本発明の一実施例に係る競合制御回路のブロッ
ク構成図である。

【図７】サービス権の遷移状態を示すものである。

【図８】上記競合制御回路の動作手順の一例を示すタイ
ミングチャートである。

【図９】本発明の別の実施例にかかる競合制御回路のブ
ロック構成図である。

【図１０】サービス権の遷移状態を示すものである。

【図１１】上記競合制御回路の動作手順の一例を示すタ
イミングチャートである。

【図１２】従来のコンピュータシステムの動作を示す説
明図である。

【図１３】従来のコンピュータシステムの動作を示すタ
イミングチャートである。

【符号の説明】

１ＣＰＵバス１ａ、２ａアドレスバス１ｂ、２ｂデータバス２ＤＭＡバス３ａ、３ｂバスバッファ回路３ｃバッファ＆ラッチ回路４ＣＰＵ５ＤＭＡバス要求回路６ＤＭＡコントローラ７、１１メモリ８〜１０Ｉ／Ｏデバイス１２競合制御回路４１、４２ラッチ回路４３固定優先回路４４回転優先回路４５サービス権巡回回路４６スライスタイマ回路４７優先順位判定回路

Claims

【特許請求の範囲】

【請求項１】ＣＰＵが特定のデバイスにアクセスする
際に使用するＣＰＵ用信号バスと、ＤＭＡコントローラ
が他のデバイスにアクセスする際に使用するＤＭＡ用信
号バスとを備え、上記ＣＰＵと上記ＤＭＡコントローラ
とは、それぞれ互いに非同期の規定周期で各デバイスを
リードライト制御してデータを入出力する一方、上記Ｃ
ＰＵは、必要に応じてＤＭＡ用信号バスを使用して上記
他のデバイスにアクセスするコンピュータシステムの動
作方法において、上記ＣＰＵが、上記他のデバイスにア
クセスする場合には、上記ＤＭＡコントローラ側の規定
周期でデバイスをリードライト制御してデータを入出力
することを特徴とするコンピュータシステムの動作方
法。
【請求項２】上記ＣＰＵが、上記他のデバイスにアク
セスする場合には、上記ＤＭＡコントローラのリードラ
イト制御機能を利用することを特徴とする請求項１記載
のコンピュータシステムの動作方法。
【請求項３】ＤＭＡ要求に優先順位を持たせ、該優先
順位を固定優先と回転優先とに分け、上記要求の有無を
サンプリングしながら監視し、上記要求をラッチすると
上記優先順位に従って順番にサービスし、そのサービス
が回転優先の要求に対するものであった場合はそのサー
ビス終了後に回転優先の優先順位を回転させる一方、ラ
ッチした前記要求を一定間隔ごとにクリアし再びサンプ
リングしなおすことを特徴とする請求項１または２記載
のコンピュータシステムの動作方法。
【請求項４】上記ＣＰＵのＤＭＡ用信号バスアクセス
要求を他のＤＭＡ要求から独立させ、上記ＣＰＵのアク
セス要求があった場合は、上記ＣＰＵのアクセスを優先
してサービスし、上記ＣＰＵのアクセス要求が無かった
場合は、優先順位に従って前記他のＤＭＡ要求に対して
サービスするようにしたことを特徴とする請求項３記載
のコンピュータシステムの動作方法。