JPH0785108B2

JPH0785108B2 - 音響映像装置

Info

Publication number: JPH0785108B2
Application number: JP60149097A
Authority: JP
Inventors: ジヨン・エヌ・デユークス; リチヤード・エイ・バウムガートナ; イアン・ベネツト; リチヤード・デイ・ペリング; ジヨージ・エイ・フイツシヤ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1984-07-05
Filing date: 1985-07-05
Publication date: 1995-09-13
Anticipated expiration: 2010-09-13
Also published as: US4633308A; JPS6134489A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は改良された遅延回路を有する音響映像装置に関
する。

〔従来技術の説明〕

アナログ信号を処理する場合には信号遅延線路を使用し
なければならないことが多い。このような遅延線路は一
般にその性質によりアナログがディジタルかに分類する
ことができる。アナログ遅延線路の典型的な例は1973年
８月３日に発行されたPuckette、他になる米国特許3,97
3,138号に開示されている。ここでは、所定の時間おく
れを発生するのに直列に接続したコンデンサから成るバ
ケット・ブリゲード（backet brigade）を使用してい
る。このようなアナログ遅延線路は残念なことに比較的
高価であり、アナログスイッチを使用しなければなら
ず、しかもクロストークの問題を受けやすい。加えて、
単独で使用するかあるいはカスケードとして使用すると
き、このようなアナログ装置は処理される信号の帯域幅
が狭められるのを避けられない。

典型的なディジタル遅延線路は1973年９月18日に発行さ
れたCovingtonになる米国特許3,760,280号に開示されて
いる。ここでは一つのアナログ信号チャネルが周波数変
調（FM）信号に変換されこれがクロックで制御されてい
るディジタル・シフト・レジスタによって遅延を受け
る。得られた遅延ディジタル信号は復調されて遅延アナ
ログ信号となる。このようなディジタル遅延装置はアナ
ログ遅延線路に関する多くの問題を克服してはいるが、
帯域幅の問題はやはり残っている。ディジタル信号はシ
フト・レジスタを介してクロック信号により伝わるの
で、系全体の帯域幅を確保するには非常に高速なシフト
・レジスタとクロックとを使用する必要がある。したが
って、従来の信号サンプリングの理論によれば、遅延出
力信号が0.1％のパルス幅分解能で５メガヘルツ（MHz）
の情報帯域帯を備えているためには、シフト・レジスタ
は10ギガヘルツ（GHz）（すなわち、5MHz×1000×２）
以上のクロックで制御されなければならない。

他の方式として、たとえば1978年11月７日発行のArnste
inになる米国特許4,124,820号に開示された、クロック
で制御されるシフト・レジスタを使用しない遅延線路が
ある。これはFM信号をカスケードに配列した多数の従来
型ディジタル・ゲートと論理ゲートに接続されたラッチ
とに加えて遅延回路を通過するFMパルスを再構成するこ
とにより所望の遅延機能を得ている。そして、伝播おく
れは外部のタイミング容量または抵抗を加えて調節し、
装置ごとに変動を補償している。このような非同期遅延
線路は前掲の米国特許3,760,280号のもののようにクロ
ックを使用してはいないが、得られる出力信号では個々
のディジタル・ゲートの帯域幅が狭いこと、伝播損失を
克服するためラッチを使用していること、および伝播お
くれを調節するために抵抗とコンデンサとを使用してい
ること、のためにやはり帯域幅は制限されている。

〔発明の目的〕

本発明の目的は、以上の様な問題点を有していない遅延
回路を用いることによって、構成が簡単で調整の容易な
音響映像装置を提供することである。

〔発明の概要〕

本発明の好ましい実施例によれば、飽和型素子を直列に
接続して信号をおくらせる遅延回路を用いて、アレイ素
子からの信号を整列させることにより身体器官の像等に
焦点を合わせるフェイズド・アレイ型音響映像装置（ph
ased array acoustic imaging system）が提供される。

〔実施例の説明〕

二進信号のおくれは信号を一連の飽和型の要素（satura
ting element）を介して結合することにより得られる。
二進信号とは二つの電圧レベルの間で変化する信号のこ
とである。電圧レベルは、普通論理０と論理１とで表わ
すが、たとえば０ボルトと３ボルトとすることができ
る。また、飽和型の要素とは、内部に容量を有していて
（等価的に容量と見なせるものも含む）、入力信号の状
態が変化した場合、この容量の充填の充放電によって信
号伝搬が遅延するもののことを言う。例として、各種の
論理ゲートがあげられる。

第１図において、二進信号（Vb₁）はカスケード接続さ
れた複数の要素、この場合はインバータ14,16,18,20,2
2,24,26,28,および30、から成る飽和回路の入力12に加
えられる。印加電圧（Vdd）は（たとえば３ボルト）ノ
ード32で装置に加えられる。好ましくは実施例では、カ
スケード接続されたインバータはそれぞれ数ナノ秒（た
とえば３〜20ナノ秒）の伝搬（すなわち、おくれ）時間
ｔを持っている。出力10では、二進信号のおくれはイン
バータの数の各インバータを通過する際の伝搬時間ｔを
掛けたものに等しい。第１図の回路では、これは9tであ
る。

第２図において、二進信号（Vb₂）はカスケード接続さ
れた複数のインバータ34,36,および38の入力46に加えら
れる。出力42はノード50またはノード48に接続される。
単極双投スイッチ44またはこれに相当する機能を有する
論理回路等により、出力42をノード50とノード48の間で
切換接続する。これにより、入力46から出力42までのお
くれの量を変化させる。たとえば、カスケード接続され
たインバータの各々の伝搬時間がｔであるとすれば、出
力42がノード48に接続されているときのおくれはｔであ
り、また出力がノード50に接続されているときのおくれ
は3tである。

第３図に，二進木を用いるディジタル・スイッチングに
より伝搬遅延を変える構成の例が示されている。二進信
号は入力320で多数のおくれ要素321,322,323,324,325,3
26,および327（典型的には第１図および第２図に示すカ
スケード接続されたインバータ群）に加えられる。代表
的には、一つの集積回路上に作り込まれたとき、おくれ
時間Ｔはおくれ要素321〜327の夫々について同一にな
る。一連の論理スイッチ331,332,333,334,341,342,およ
び351（代表的には単極双投のスイッチまたはこれらに
相当する論理回路等）は、二進木の形に配列されて、回
路全体の伝搬時間を選択する。論理スイッチ331〜334,3
41〜342,および351の接点位置により、入力320から出力
360までの伝搬おくれの範囲は0Tから7Tまでとなる。第
３図の回路では、スイッチのレベルは三つある。スイッ
チ351は第１のレベルをつくる。スイッチ341と342は第
２のレベルをつくる。スイッチ331,332,333,および334
は第３のレベルをつくる。各レベルにある全スイッチ
は、便宜のため、連動して切換ってよい。たとえば、第
３図に示すとうり、第３レベルのスイッチ331,332,333,
および334はそれぞれ「１」と記した極を選択してい
る。

第３図に示す構成では、スイッチの各レベルは、おくれ
時間の係数（「nT」のｎ）を二進数で表わした場合の各
ビットを表わしている。レベル１は最上位のビットであ
り、レベル２は次の最も高い位のビットであり、レベル
３は最下位のビットである。たとえば、第３図において
レベル１のスイッチ351は「１」にセットされており、
レベル２のスイッチ341〜342は「０」にセットされてお
り、レベル３のスイッチ331〜334は「１」にセットされ
ているから、電流おくれは101_bin×Ｔ、すなわち5Tであ
る。（ここで添字_binは２進数であることを示す）。

第４図には、おくれを変えるためのもう一つの構成を示
してある。二進信号（Vb₄）は入力72で多数の飽和型素
子64,66,68,および70（代表的には、図示のとうり、カ
スケード接続したインバータ）に結合される。たとえば
デプリーション型MOSFET等の可変抵抗74,76,78,および8
0は制御入力62に加えられた制御電圧（Vc₄）により制御
され可変電流源として働く。遅延時間ｔは制御電圧Vc₄
が変化するにつれて変化する。しかし、通常、制御電圧
Vc₄が一定に保たれているときは、飽和型素子64,66,68,
および70が一つの集積回路上に作られるならば、遅延時
間ｔはそれぞれの飽和型素子64,66,68,および70につい
て等しくなる。したがって、入力72から出力60までのお
くれは常に4tである。制御電圧Vc₄が減ると、可変抵抗7
4,76,78,および80のそれぞれの抵抗は増大する。これに
より、可変抵抗74,76,78,および80の通る電流が減少し
て飽和型素子64,66,68,および70のそれぞれの伝搬遅延
時間ｔが増大する。また同様にして、制御電圧Vc₄が増
大するにつれて、伝搬時間ｔが減少する。したがって、
制御電圧Vc₄の変化により入力72から出力60までのおく
れが変化する。

第5A図〜第5E図に集積回路上の二つのインバータの接続
例を示す。第5A図なエンハンスメント型MOSFET603とデ
プリーション型MOSFET601とから成るインバータ607,が
図示のように、エンハンスメント型MOSFET604とデプリ
ーション型MOSFET602とから成るインバータ608に結合し
ている回路を示している。MOSFET601,602は夫々インバ
ータ607と608の負荷抵抗として作用する。出力ノード60
6は後段のインバータの入力に結合している。第5A図か
らわかるとうり、出力ノード606の信号Voは、インバー
タ607での伝搬おくれとインバータ608での伝搬おくれだ
けの時間経過御は、入力609の電圧Viと同じである。こ
の回路に関しての実験の結果、立上り時間と立下り時間
との比が少なくとも3:1であることがわかた。ここで、
立上り時間とは信号Voが論理０から論理１に上昇し始め
てから信号Voが論理０から論理１に上昇するまでの必要
な時間を意味する。立下り時間とは信号Voが論理１から
論理０に下降を始めてから信号Voが論理１から論理０に
下降するのに必要な時間を意味する。立上り時間と立下
り時間とが非対称であるため高周波パルス波、第5A図の
回路に示すように結合している一連のインバータを通し
て、パルス間のタイミングを歪ませることなく伝搬させ
るのは困難である。

第5B図においては、エンハンスメント型MOSFET623とデ
プリーション型MOSFET621とから成るインバータ631は図
示のようにエンハンスメント型MOSFET624とデプリーシ
ョン型MOSFET622とから成るインバータ632と結合してい
る。MOSFET621と622は可変負荷抵抗として働く。入力ノ
ード629と入力ノード627は、前段のインバータの出力ノ
ードに結合している。出力ノード626と出力ノード634は
後段のインバータの入力に結合している。第5B図に示す
ように、入力ノード629はMOSFET623に結合しており、ま
たMOSFET622のゲート628とも結合している。同様に、イ
ンバータ631のノード625はゲート630でMOSFET624に結合
しており、出力ノード626とも結合している。第5B図の
回路についての入力629から出力634までの立上り時間と
立下り時間の比は約1.5:1であることがわかった。この
特性により第5B図の回路は第5A図に示す回路よりも高周
波パルス列を伝えるのに適している。

第5C図は二つのインバータ114と116とが結合している回
路を示す。入力118に加わる制御電圧Vc₅が変化すると、
いずれも可変電流源として働くデプリーション型MOSFET
102とデプリーション型MOSFET104の夫々の両端間の抵抗
が変化する。入力ノード98と入力ノード100の前段のイ
ンバータの出力ノードに結合している。入力ノード100
の電圧V₁₀₀は入力ノード98の電圧V₉₈の逆になってい
る。すなわち、電圧V₉₈が論理１のときは、電圧V₁₀₀は
論理０である。また逆も同様である。インバータ114の
デプリーション型MOSEFT106とエンハンスメント型MOSFE
T110は図示のとうりインバータ116のデプリーション型M
OSFET108とエンハンスメント型MOSFET112に結合してい
る。出力ノード94と出力ノード96は後段のインバータに
接続できるようになっている。

第5B図の回路と第5Cの回路との主な違いはMOSFET102と1
04が加わっていることである。この二つのMOSFETは夫々
インバータ114と116に追加されているが、同様なMOSFET
をカスケード接続した一連のインバータの各々に追加し
て、そのインバータを流れる電流を制御することにより
各インバータでの遅延時間を変えることができる。この
遅延時間を変える能力を用いて集積回路間の伝搬時間の
ばらつきを補正して標準値に合わせることができる。集
積回路中の伝搬時間は集積回路を製作する過程でのプロ
セスの変動のために変動する可能性がある。プロセスの
変動としては、デプリーション・モードの負荷素子に関
するドーピング濃度の変動、小寸法素子のゲートの形状
寸法の変動、および温度変化のような環境条件の変化等
がある。

第5D図と第5E図には、結合インバータの他の例を示す。
この例では、プロセス変動から生ずる伝搬時間の広範な
変動を、他のインバータの性能パラメータを損わずに補
償するようになっている。第5D図でインバータ355と356
は夫々二つのデプリーション型MOSFETを備えており（イ
ンバータ335にはデプリーション型MOSFET351と353,イン
バータ356にはデプリーション型MOSFET352と354）、こ
れらを直列に接続して電流制御により遅延時間を変化さ
せるようになっている。第5E図ではインバータ385と386
の各々には、一つのデプリーション型MOSFETと一つのエ
ンハンスメント型MOSFETとが設けられており（インバー
タ385にはデプリーション型MOSFET381とエンハンスメン
ト型MOSFET383、またインバータ386には、デプリーショ
ン型MOSFET382とエンハンスメント型MOSFET384）、これ
らを並列に接続して電流制御により時間遅延を生ずるよ
うになっている。

第６図はアナログ信号を遅延させる回路のブロック図で
ある。アナログ入力信号Va₆は入力120に加えられる。変
調器122において、アナログ入力信号Va₆は入力123に加
わる搬送波Vc₆を変調する。変調は、たとえば、パルス
幅変調、周波数変調、あるいは位相変調とすることがで
きる。変調器122から出る変調信号Vm₆遅延回路124の入
力130に接続されている。遅延回路124は一連の飽和素
子、たとえば前述のようなカスケード接続されたインバ
ータから構成されている。遅延回路124の変調遅延出力
信号Vmd₆は復調器126の入力131に接続されている。ここ
で復調されることによって得られる遅延アナログ信号Vd
a₆が出力ノード128に現われる。遅延アナログ信号Vda₆
は、アナログ入力信号を遅延回路124で決まる遅延時間
だけ遅らせたものである。

第７図は、パルス幅変調を行なった場合の、第６図の回
路の遅延回路124の入力130における変調信号Vm₆の波形
の例を示している。

第８図はパルス幅変調を採用してる遅延回路の簡略ブロ
ック図である。アナログ入力信号Va₈は入力176に加えら
れる。パルス幅変調器162は入力160に与えられる三角波
（すなわち、背中合せのこぎり波）Vtr₈でアナログ信号
Va₈をパルス幅変調する。三角波Vtr₈の振幅はアナログ
入力信号Va₈の最大振幅より大きくならなければならな
い。また三角波Vtr₈の周波数は、ナイキストのサンプリ
ング定理を満足するため、アナログ信号Va₈の中の注目
される最高次高調波周波数の少なくとも２倍でなければ
ならない。

パルス幅変調器162の出力、すなわちパルス幅変調信号V
p₈は、典型的には前述のカスケード接続したインバータ
から成る遅延回路166に接続されている。低域フィルタ1
74は遅延回路166から出力される遅延パルス幅変調信号V
pd₈を遅延アナログ信号Vad₈に変換する。この遅延アナ
ログ信号Vad₈は回路の出力170に現われる。この信号は
アナログ入力Va₈をその回路で決まる遅延時間だけ遅ら
せた信号である。

第8A〜8C図は第８図のパルス幅変調器162の各種の構成
を示す回路図である。第8A図の構成では、比較器630を
用いて、アナログ入力信号Va₈と三角波発生器632により
発生する三角波Vtr₈とを比較する。パルス幅変調された
信号Vp₈は比較器630の出力634に現れる。

第8B図のパルス幅変調器では、アナログ入力信号Va₈を
三角波発生器662から発生する三角波Vtr₈に加算するこ
とにより信号Vadd₈を得る。比較器660は信号Vadd₈を一
定の基準（第8B図では接地電位を基準としてある）と比
較しパルス幅変調信号Vp₈を生ずる。

第8C図でも、アナログ入力信号Va₈を三角波発生器682か
ら生ずる三角波Vtr₈に加算して信号Vadd₈を得る。信号V
add₈は入力キャパシタンス711を介して接続されて、入
力信号Vin₈となる。この入力信号Vin₈はカスケード接続
された奇数個のインバータ（カスケード接続インバータ
694〜697で表わす）を通って伝搬し、出力684にパルス
幅変調信号Vp₈として表われる。典型的には、第8C図の
変調器についてはインバータの個数としては21ケのイン
バータをカスケード接続するば充分である。

入力抵抗693,出力抵抗692,およびキャパシタンス691は
帰還回路として働く。この帰還回路は入力信号Vin₈の直
流成分を第１のインバータすなわちインバータ694のス
レッショルド電圧に抑えている。したがって、信号Vin₈
の振動の中心値はインバータ694のスレショルド電圧に
なっている。入力信号Vin₈の直流成分がインバータ694
のスレショルド電圧より低ければ、パルス幅変調信号Vp
₈のデューティ・サイクルが増大する。従ってキャパシ
タンス691の電荷が増加することにより入力信号Vin₈の
直流成分が上昇する。同様に、入力信号Vin₈の直流成分
がインバータ604のスレッショルド電圧より高ければ、
信号Vp₈のデューティ・サイクルが減少し、これによっ
てキャパシタンス691の電荷が減って入力信号Vin₈の直
流成分が下降する。

第8D図は信号Va₈,Vtr₈,Vadd₈,およびVp₈のタイミング・
チャート（尺度によらない）を示す。入力信号Vin₈の波
形は信号Vadd₈とほどんど同じである。唯一の相異は、
入力信号Vin₈では基準信号Viで表わされる直流成分がイ
ンバータ694のスレッショルド電圧になっている点であ
る。ここでは信号Vadd₈の直流成分は０ボルトである。

第9A図はパルス幅変調回路の他の例を示す。クロック発
生器201は代表的には周波数16MHzで一連のクロック・パ
ルスVck₉を発生する。論理ゲート205はクロック発生器2
01から直接到来するクロックパルスV_ck9と、遅延回路20
4を通って伝搬してくる一連のパルスVd₉との間で排他的
論理和（XOR）演算を行う。論理ゲート205は他の論理ゲ
ート（たとえば、ANDゲート、またはORゲート、あるい
は各種のフリップフロップ）で二つの入力信号間の相対
的な位相にしたがってデューティ・サイクルが変化する
出力信号を発生するもので置き換えることができる。遅
延回路204は代表的には上述のようなカスケード接続さ
れたインバータから構成される。アナログ入力信号Va₉
は遅延回路204の入力202に加えられる。アナログ信号Va
₉の変化により、クロック・パルスVck₉が遅延回路204を
通過する時の、伝搬おくれは、第5C図の回路について説
明した様に変化する。代表的には、アナログ入力信号Va
₉が3.0ボルトのとき、遅延回路204は一連のクロックパ
ルスVd₉の位相を90゜シフトする（たとえば、クロック
周波数が16MHzのとき約16ナノ秒のおくれ）。

第9B図に第9A図の回路のタイミング・チャートを示す。
波形217はクロック発生器201により発生されたクロック
・パルスVck₉を示す。波形218は90゜だけ位相シフトさ
れたクロック・パルスVck₉である遅延回路204の出力204
aを示す。波形219を論理ゲート205の出力203に現れるパ
ルス幅変調信号Vpw₉を示す。遅延回路204が90゜の位相
シフトを行うと、パルス幅変調信号Vpw₉はデューティ・
サイクルが50％で周波数がクロックパルスVck₉の周波数
の２倍の等しい方形波になる。遅延回路204による時間
遅延が大きくなるとパルス幅変調信号Vpw₉のデューティ
・サイクルが大きくなる。遅延回路204による時間遅延
が減るとパルス幅変調信号はVpw₉のデューティ・サイク
ルが減少する。このように、アナログ入力信号Va₉は、
クロック・パルスVck₉の後縁の位置をクロック・パルス
Vck₉の前縁に関して変化させることにより、遅延回路20
4の入力202に与えられるクロック・パルスVck_9kをパル
ス幅変調する。

第9C図にパルス幅変調の他の例を示す。クロック発生器
209は、代表的には16MHzの周波数の一連のクロックパル
スVck_9cを発生する。クロックパルスVck_9cは遅延回路21
2と遅延回路213を通る様に接続されている。遅延回路21
2と213は一般に同一のものであり、前述のとうりカスケ
ード接続されたインバータから構成される。アナログ入
力信号Va_9cは回路の入力206に加えられる。アナログ信
号Va_9cは差動電圧駆動装置に分配される。たとえば、増
幅器210はアナログ入力信号Va_9cを入力し、このアナロ
グ入力信号Va_9cに直流バイアス電圧を加算して第１の出
力信号Vp₁を出力する。一方反転増幅器211はアナログ信
号Va_9cを反転し且つ直流バイアス電圧を加算して第２の
出力信号Vp₂を出力する。

第１の出力信号Vp₁は遅延回路211の制御入力212cに接続
され、また第２の出力信号Vp₂は遅延回路213の制御入力
213cに接続されている。第１および第２の出力信号Vp₁,
Vp₂はクロック・パルスVck_9cの遅延回路212と213中での
伝搬おくれを変化させる。遅延回路214は更に遅延回路2
13の出力に90゜の位相シフト（たとえばクロック周波数
が16MHzのとき約16ナノ秒のおくれ）を生ぜしめる。修
正信号Vc₉を遅延回路214の制御入力208に加えて、ICプ
ロセスにともなう遅延のばらつきの補償のため遅延回路
214を通る伝搬遅延を変化させてもよい。

遅延回路212の出力212aの信号Vx₃と遅延回路214の出力2
14aの信号Vx₂は論理ゲート215を介して出力207に接続さ
れている。論理ゲート215は遅延回路212と214の両出力
の排他的論理和演算を行う。論理ゲート215は、二つの
入力信号間の位相によってデューティ・サイクルが変化
する出力信号を与える他の論理ゲート（たとえばANDゲ
ート、またはORゲート、あるいは各種のフリップフロッ
プ）で置き換えることができる。排他的論理和演算によ
り出力207上に与えられた結果は、パルス幅変調信号Vpw
_9cである。この信号は両縁で対称的に変調されている。
信号Vx₉は遅延回路213と214の間に示されている。

第9D図には、回路入力に関するタイミング・チャートを
示してある。波形236はアナログ入力信号Va_9cを示す。
波形237は第１の出力信号Vp₁を示す。波形238は第２の
出力信号Vp₂を示す。波形236上にアナログ入力信号Va_9c
の電圧値V_9e,V_Pf,およびV_9gを示してある。

第9E図にアナログ入力信号Va_9cの電圧値がV_9eであると
きのクロック・パルスVck₉,信号Vx₁,Vx₂,Vx₃,およびパ
ルス幅変調信号Vpw_9cのタイミング・チャートを示す。
第9F図には、アナログ入力信号Va_9cの電圧値がV_9fであ
るときのクロック・パルスVck₉,信号Vx₁,Vx₂,Vx₃,およ
びパルス幅変調信号Vpw_9cのタイミング・チャートを示
す。また第9G図にはアナログ入力信号Va_9cの電圧値がV
_9gであるときのクロック・パルスVck₉,信号Vx₁,Vx₂,Vx₃
およびパルス幅変調信号Vpw_9cのタイミング・チャート
を示す。

第9C図に示す回路は第9A図に示す回路にいくつかの性能
上の改良が加えられている。たとえば，第9C図の回路で
は、パルスの前提と後縁の両者がアナログ入力信号Va_9c
の変化の影響を受ける。第9A図の回路では、遅延回路20
4の時間遅延が変化しても波形219のパルスの後縁が変化
するだけである。第9C図の回路は各パルスの前縁と後縁
を共に変化させるので、遅延回路212と遅延回路213が遅
延回路204の半分の飽和型素子を備えていれば第9A図の
回路と同じダイナミックレンジを有することができる。
このことは遅延回路212と213を通って伝搬する結果とし
て信号Va_9cに現われる可能性のある変調の非直線性を打
消すのに役立つ。

第10図は周波数変調を採用しているアナログ遅延回路の
簡略ブロック図である。アナログ入力信号Va₁₀は電圧制
御発振器182の入力180に加えられる。電圧制御発振器18
2の出力183は、典型的には前述のとうりカスケード接続
されたインバータから成る遅延回路184に与えられる。
遅延回路184の出力185はFM検波器186に接続されてい
る。このようにして、遅延アナログ信号Vda₁₀がFM検波
器186の出力188に現われる。

第11図は位相変調を採用しているアナログ遅延回路の簡
略ブロック図である。アナログ入力信号Va₁₁は位相変調
器196の入力192に加えられる。位相変調器196の第２の
入力に接続しているのは定周波数信号発生器190であ
る。位相変調器196の出力197は遅延回路198に結合して
いる。遅延回路198は代表的には前述のようなカスケー
ド接続されたインバータから構成されている。遅延要素
198の出力199は位相検器200に入力される。遅延アナロ
グ信号Vda₁₁は位相検波器200の出力194に現われる。

第12図は信号Va₁₂の周波数変数または位相シフト変調の
いずれにも使用できる回路のブロック図を示す。クロッ
ク・パルスVck₁₂はクロック発生器731により遅延回路73
4の入力732に結合している。典型的には遅延回路734は
上述のようなカスケード接続されたインバータから構成
される。アナログ信号Va₁₂は遅延回路734の入力733に結
合している。上に述べた様にして、信号Va₁₂の変化によ
り遅延回路734を通るクロック・パルスVck₁₂の伝搬遅延
が変化する。したがって、周波数変調または位相変調さ
れた信号Vm₁₂が遅延回路734の出力735に現われる。

第13A図は前述の遅延回路を用いて構成されたトランス
バーサル・フィルタを示す（トランスバーサル・フィル
タとその性質の一般的記述についてはProceedings of t
he I.R.E.1940年７月号掲載のHeinz E.Kallmann,「トラ
ンスバーサル・フィルタ」を参照されたい）。アナログ
入力信号Va₁₃は変調器、たとえば比較器230、の第１の
入力213aに加えられる。比較器230の第２入力231bには
搬送波発生器220が接続されている。比較器240の出力23
1cは、前述のようなカスケード接続されたインバータか
ら構成されるのが一般的な遅延回路232に接続されてい
る。

遅延回路232の一連の出力であるタップ221,222,223,22
4,225,226,227,228,および229は加算ノード235a,235b,
および235cで組合わされる。タップ221〜229の各々には
図示のとうり抵抗221a〜229aの値はタップ221〜229の信
号を、適当に重み付けする様に選択されており、これに
より加算ノード235a,235b,および235cでこれらの信号を
比較的に混合するとき所定のトランスバーサルフィルタ
の特性が得られるようにする。低減フィルタ234a,234b
および234cは加算ノード235a,235b,および235cで比例混
合された信号から変調搬送波を除去し低減フィルタ出力
234を発生する。第13A図に示すように、トランスバーサ
ル・フィルタを構成するにあたってカスケード接続され
た遅延用の素子から成る遅延回路を使用すれば最小数の
回路素子でいくつものトランスバーサル・フィルタ特性
をつくり出すことができる。

第13B図は第13A図のトランスバーサル・フィルタとほぼ
同じものだが、抵抗221a〜229aが夫々電流源I₁〜I₉で置
き換えられている。信号t₁〜t₉は電流源I₁〜I₉への制御
入力信号として作用する。たとえば、t₁が論理１のとき
I₁は「オン」であり、t₁が論理０のときI₁は「オフ」で
ある。電流源I₁〜I₉を使用すれば集積回路上のトランス
バーサルフィルタを更に完全に組込むことができる。

第14図は前述の遅延回路を用いて構成した音響映像装置
のブロック図である（音響映像の一般的議論については
Hewlett−Packard Journal 1983年10月号のH.Edward Ka
rrer,Arthur M.Dickey、「超音波映像：概要」を参照さ
れたい）。一連のトランスデューサ241,242,243,および
244は超音波パルス245を身体器官240に向けて送出す
る。身体器官240は入射した超音波パルス245を反射し、
吸収し、あるいは散乱する。次にトランスデューサ241
〜244は送出された超音波パルス245の反射し且つ散乱し
た残りである入来超音波パルス246を受取る。トランス
デューサ241〜244は入来する超音波パルス246を電気信
号に変換する。この電気信号は受信器と変調器（第14A
図に示す）を介して一連の遅延回路251,252,253,および
254に与えられる。各遅延回路251〜254には、夫々遅延
制御入力261,262,263,および264を備えている。遅延制
御入旅261〜264は各遅延回路251〜254におけるおくれを
変えるのに使用することができる。遅延回路251〜254は
上述の第５図の回路と同様の回路であって良い。遅延回
路251〜254の遅延時間から夫々変えておくことにより超
音波パルス246から得られた電気信号を加算回路270によ
って混合し、身体器官240の像272を得ることができる。

第14A図は第14図に示す音響映像装置の主要部のブロッ
ク図である。図中、トランスデューサ241〜244と遅延回
路251〜254の間に結合されている受信器241a〜244aは二
進信号を出力する変調回路を備えている。受信器241a〜
244aは信号をパルス幅変調してから遅延回路251〜254に
与える。身体器官240上に焦点240aは人体内の深部247で
ある。反射されて入来する超音波パルスの経路246a〜24
6dは夫々異なる長さを有する。各遅延回路251〜254の遅
延量の選定にあたっては、焦点240aで反射された超音波
パルスが加算回路270へ到るまでの時間（超音波の形態
次の時間＋電気信号になってからの時間）、がどの経路
246a〜246dを走行したか無関係に、同じになるようにす
る。図示した様に、加算回路270は抵抗270a〜270dおよ
び低減フィルム270eから構成することができる。このよ
うに、遅延回路251〜254から出てくるパルス幅変調され
た信号は、復調のため共通の低減フィルタ270eを通過す
る前に、ノード270fで抵抗性回路網（すなわち、抵抗27
0a〜270d）で比例的に混合される。

第14B図は遅延回路251の一例を詳細に示している。遅延
時間制御信号261はタップ選択回路網265aおよび265bへ
入力される。受信器241aからのパルス幅変調信号V_241a
を運ぶ入力241bは遅延部266を介して遅延部267a〜267e
に接続されている。遅延部としては267a〜267eだけを示
してあるが、典型的には第14B図に示す様にして更に多
くの遅延部を接続することができる。この例において
は、遅延部267a〜267eは63ケのインバータを備えてお
り、信号は各遅延部で62.5nsおくれる。各遅延部267a〜
267eの出力はタップ選択回路265aと265bの一方に接続さ
れ、また入力は他方のタップ選択回路網265aと265bに接
続されている。遅延時間制御信号261の指示により、タ
ップ選択回路網265aと265bは遅延部267a〜267eから一つ
の出力を選択して混合器268に与える。混合器268の出力
269は第14A図に示すように、加算器270に接続される。
タップ選択回路網265aと265bで選択された遅延部の出力
により遅延回路251によるおくれの長さが決まる。この
ようにして遅延回路251によるおくれは遅延時間制御信
号261により、62.5ナノ秒毎の値を選択できる。この増
分をもっと少くしたい場合には、インバータを少くしお
よび／あるいは各インバータを通る伝搬おくれを短かく
することにより各遅延部の遅延時間を短くすれば良い。

第15図は前述の遅延回路を用いて構成したFM検波器の簡
略ブロック図である（FM検波器に遅延線路を使用するこ
とについての一般的議論についてMicrowave ＆ RF1982
年11月号掲載のJoseph F.Lutz,「同期遅延線検波器の広
帯域の性能を与える」を参照されたい）。たとえば搬送
周波数10.7MHzの振幅制限等を施された制限FM信号（lim
ited FM signal）Vfmが、典型的には前述のようなカス
ケード接続したインバータである遅延回路282に与えら
れる。遅延要素282は搬送波の周波数（10.7MHz）で（2n
＋１）×90゜の位相シフトを生ずるように通常は選定さ
れる。遅延回路282の出力283と制限FM信号Vfmは排他的
論理和（XOR）ゲート284を介して低減フィルタ286に与
えられている。XORゲート284は他の論理ゲート（たとえ
ば、ANDゲート、またはORゲート、あるいは各種のフリ
ップフロップ等で、出力信号のデューティ・サイクルが
二つの入力信号間の相対的位相にしたがって変化するも
のであれば、良い）で置き換えることができる。XORゲ
ート284の出力285におけるディジタル信号Vdsは本質的
にパルス幅変調された信号である。低減フィルタ286は
パルス幅変調信号Vdsから搬送波を除去して復調された
アナログ信号Va₁₅を発生する。遮断周波数がFM信号の範
囲より低い低減フィルタ287を安定性を高めるために付
加することができる。低減フィルタ287は帰還を行う遅
延回路282と電気的に結合して遅延回路282が搬送波の周
波数で確実に（2n＋１）×90゜の位相シフトを行うよう
にすることができる。

90゜あるいはその奇数倍の位相シフト（たとえば90゜,4
50゜,810゜）を行うためには，遅延回路282は制限FM信
号Vfmを90゜またはその奇数倍の位相シフトに相当する
だけ時間遅延させなければならない。第15A図のグラフ
に示されているとうり、時間遅延を90゜位相シフトの更
に高次の倍数に相当する量に増加するとFM検波器の感度
が増大する。この効果は同調回路から構成されている従
来のFM検波器の場合にＱの増大に伴って感度が増大する
ことに似ている（Ｑとは共振回路の利得の数字であって
抵抗に対するリアクタンスの比である）。第15A図のグ
ラフは感度対時間おくれの計算結果を示すもので、搬送
波数波数は10MHzとしてある。ラジアン/10^-6ヘルツで表
わした感度を縦軸に、ナノ秒で表わしたおくれの長さを
横軸に取ってある。

第16図は遅延時間がある固定値になるように遅延回路を
校正する回路のブロック図である。遅延回路のこのよう
な校正は多くの用途、たとえば、第14B図に示す遅延回
路251の設計、にとって重要である。

第16図では、典型的には上述のようなカスケード接続さ
れたインバータから成る遅延回路512に制御電圧入力513
が設けられている。制御入力513にからる制御電圧Vc₁₆
は遅延回路512による信号遅延時間を変化させるのに使
用される。カウンタ504は遅延回路512の入力512aに接続
されている。カウンタ511は遅延回路512の出力512bに接
続されている。カウンタ504と511は遅延線路512による
最大可能遅延時間より大きな周期を有する信号を発生す
るように選定される。

カウンタ504と511の出力はタイミング要素507に与えら
れている。タイミング要素507は典型的には比較器ある
いはフリップフロップである。タイミング要素507は両
出力を比較しその出力信号をフィルタ510を介して遅延
回路512の制御入力513に信号Vc₁₆を与える（つまり、前
述の制御電圧Vc₁₆はこの様にして与えられる）。このよ
うにしてカウンタ504からの出力とカウンタ511からの出
力を整列させる。制御電圧Vc₁₆は遅延512による伝搬遅
延時間を校正するための遅延回路513への帰還信号とし
て作用する。リセット入力502はリセット入力505を介し
てカウンタ504のリセット入力505、リセット入力508を
介してカウンタ511のリセット入力508に与えられる。リ
セット入力502はまた遅延回路512の入力側にあるANDゲ
ートの一方の入力にも与えられている。

第17図に第16図の回路の一構成例を示してある。本構成
は第14B図の遅延部267a〜267eを校正するのに使用する
ことができる。１マイクロ秒の遅延回路544は第16図の
遅延回路512に対応する。遅延回路544は一連のタップ線
533を介してタップ選択回路網531に結合されている。選
択線530は一連のタップ線533のどのタップを遅延出力53
2に接続するかを選択する。異なるタップ線路が選択さ
れるとこれにしたがってシステム入力547から遅延出力5
32へ伝搬遅延が変化する。

1/64カウンタ560と545はそれぞれ第16図のカウンタ504
と511に対応する。遅延（Ｄ）フリップフロップ562はタ
イミング要素507に対応する。低域フィルタ563はフィル
タ510に対応する。更に、リセット入力548,561,562,お
よび565はそれぞれリセット入力502,505,509,および508
に対応する。ANDゲート549はANDゲート503に対応する。

パルス変調された32MHzの信号Vm₁₇がシステム入力547に
与えられると、ANDゲート549を介してカウンタ560に与
えられるとともに、遅延回路544を介してカウンタ545に
与えられている。1/64カウンタ560は0.5MHzの信号Vcl₁₇
をＤフリップフロップ562のクロック入力CLに与える。1
/64カウンタ545はNOTゲート564を介して0.5MHzの信号Vd
₁₇をＤフリップフロップ562のＤ入力に与える。遅延回
路544が１マイクロ秒に校正されているとき、信号Vd₁₇
とVcl₁₇は位相が合っている。Ｄフリップフロップ562の
Ｑ出力上の信号Vq₁₇のデューティ・サイクルにより、制
御帰還信号Vc₁₇の大きさが決まる。

信号Vq₁₇は低減フィルタ563を通ることにより制御帰還
信号Vc₁₇となり、遅延回路544の制御入力546に与えられ
る。遅延回路の伝搬おくれが１マイクロ秒より長い場合
には、信号Vqp₁₇のデューティ・サイクルが増大する。
これにより制御帰還信号Vc₁₇が増大し、遅延回路544に
よる伝搬おくれが減少する。逆に、遅延回路544の伝搬
おくれがが１マイクロ秒より短い場合には、信号Vq₁₇の
デューティ・サイクルが減少する。これにより制御帰還
信号Vc₁₇が減少し、遅延回路544による伝搬おくれが増
大する。このようにして、遅延回路による伝搬おくれが
１マイクロ秒になる様に校正される。

第18図は遅延回路593の入力590の入力信号Vm₁₈が間欠的
であるかあるいはこの入力信号Vm₁₈が校正標準を基準と
していない場合に、遅延回路593の入力590から出力591
までの伝搬おくれを校正するのに使用できる回路を示し
ている。校正は集積回路に特有なトラッキンズ性を利用
して行われる。校正用遅延回路595は集積回路592上で遅
延回路593の近傍に配置されている。校正用遅延線路595
にはバッファ598と導線594が接続されている。これによ
り、バッファ598の出力598aは校正用遅延回路595の入力
595aに電気的に結合される。校正用遅延回路595が奇数
個のインバータから構成されている場合には、出力598a
に現れる信号Vo₁₈は校正用遅延回路595の伝搬遅延時間
で決まる周波数で発振する。

位相ロック・ループ回路596は信号Vo₁₈と外部周波数597
からの信号Vf₁₈の周波数を比較して制御信号Vc₁₈を発生
する。これにより信号Vo₁₈が信号Vf₁₈と同じ周波数にな
るまで校正用遅延回路595の伝搬おくれを変化させる。
したがって外部周波数現597を用いて信号Vf₁₈を特定の
周波数に設定することができる。このようにして、校正
用、遅延回路595による伝搬おくれを定めることができ
る。更に、制御Vc₁₈は遅延回路593による信号伝搬遅延
時間をも変化させる。集積回路のトラッキング性のた
め、校正用遅延回路595による信号伝搬おくれが決まれ
ば、遅延回路593による信号伝搬おくれも決まる。した
がって遅延回路593は信号Vf₁₈で校正することができる
ことになる。

〔発明の効果〕

以上説明した様に、本発明によれば構造が簡単で調整が
容易な音響映像装置が得られる。

【図面の簡単な説明】

第１図，第２図，第４図および第5A図ないし第5E図は遅
延回路の回路図、第３図は遅延時間を変化させるための
スイッチ構成を説明する図、第６図および第８図はアナ
ログ遅延回路を説明する図、第７図は第６図の回路中の
信号波形の一例を示す図、第8A図ないし第8D図，第9A図
ないし第9G図および第10図ないし第12図はアナログ遅延
回路に使用できる各種の変調器の構成および動作を説明
する図、第14図は本発明の一実施例の音響映像装置のブ
ロック図、第14A図は第14図に示す音響映像装置の主要
部のブロック図、第14B図は第14A図の遅延回路の一例を
示すブロック図、第13A図，第13B図，第15図、第15A図
および第16図ないし第18図は遅延回路の他の応用例を説
明するための図である。 Vb₁:二進信号,Vdd:印加電圧， 10:出力,12:入力 14,16,18,20,22,24,26,28,30:インバータ， 60:出力,62:制御入力， 64,66,68,70:インバータ， 72:入力， 74,76,78,80:可変抵抗， Va₆:アナログ入力信号， Vda₆:遅延アナログ信号， Vc₆:搬送波， 122:変調器,124:遅延回路， 126:復調器， 240:身体器官， 241〜244:トランスデューサ， 245,246:超音波パルス， 251〜254:遅延回路， 261〜264:遅延制御入力， 270:加算回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者リチヤード・デイ・ペリングアメリカ合衆国カリフオルニア州パロ・アルト・リンコナダ・アベニユー 243 (72)発明者ジヨージ・エイ・フイツシヤアメリカ合衆国マサチウセツツ州アンドーバ・ハーデイング・ストリート２

Claims

【特許請求の範囲】

【請求項１】以下の（ａ）ないし（ｄ）を設けてなる音
響映像装置：（ａ）互いにカスケード接続されたクロックを用いない
複数の飽和型論理素子を夫々有し、前記飽和型論理素子
の信号伝搬遅延によって遅延を提供する複数の遅延回
路；（ｂ）前記複数の遅延回路の各々と前記複数の飽和型論
理素子のための電源の間に直列に接続された複数の可変
電流源であって、前記可変電流源の各々は電流制御入力
端子を有し、前記電流制御入力端子に与えられた制御信
号に応答して当該可変電流源に接続された前記論理素子
に流れる電流量を変化させて当該論理素子の前記信号伝
搬遅延の大きさを変化させ、もって当該論理素子を含む
前記遅延回路の遅延の大きさを変化させる複数の可変電
流源；（ｃ）音響パルスを受信し、前記受信した音響パルスを
変調信号としてパルス幅変調された電気パルス信号を発
生する複数のパルス幅変調手段であって、前記パルス幅
変調手段の各々は前記復習の遅延回路のうちの１つに接
続されて前記電気パルス信号を当該遅延回路に与える複
数のパルス幅変調手段；（ｄ）前記複数の遅延回路に接続され、前記複数の遅延
回路から与えられる電気信号を加算する合成手段。
【請求項２】前記複数の遅延回路の各々においては、当
該遅延回路を構成する前記複数の論理素子が互いにほぼ
等しい遅延を与えることを特徴とする特許請求の範囲第
１項記載の音響映像装置。
【請求項３】前記複数の論理素子の各々はインバータで
あることを特徴とする特許請求の範囲第１項記載の音響
映像装置。