JPH02141123A - デジタル遅延エレメント - Google Patents

デジタル遅延エレメント

Info

Publication number
JPH02141123A
JPH02141123A JP1193811A JP19381189A JPH02141123A JP H02141123 A JPH02141123 A JP H02141123A JP 1193811 A JP1193811 A JP 1193811A JP 19381189 A JP19381189 A JP 19381189A JP H02141123 A JPH02141123 A JP H02141123A
Authority
JP
Japan
Prior art keywords
delay
control
input
delay element
reference clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1193811A
Other languages
English (en)
Inventor
Lou Morales
ロウ　モラルス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SMC STANDARD MICROSYST CORP
Standard Microsystems LLC
Original Assignee
SMC STANDARD MICROSYST CORP
Standard Microsystems LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SMC STANDARD MICROSYST CORP, Standard Microsystems LLC filed Critical SMC STANDARD MICROSYST CORP
Publication of JPH02141123A publication Critical patent/JPH02141123A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般的な集積回路に関し、特に集積回路に応用
可能なデジタル遅延回路に係るものである。
［従来の技術とその課Ｍ］ 遅延線は、特定の遅延に敏感な同調回路のような各種の
電子回路に一般に使用され、これらの回路における遅延
線の作用は、インプットデジタル信号を規定時間だけ遅
らせることにある。
例えば、ハードデスクデータ分離器は代表的な遅延線利
用分野で、それは３０ｎｓ、　４０ｎｓおよび５０ｎｓ
の遅延をさせる精密なＬＣ回路網と緩衝器からなってい
る。現在入手できるデジタル遅延線の主な欠点は、かな
り高価で、温度と電圧の変動に影響され易い精密部品と
インダクターを必要とすることである。
さらに、回路組立てに使用される技術を考慮しないで、
これら従来の遅延線を集積回路に組み込むのは実用的で
ない。
【課題を解決するための手段］ 本発明の目的は、精密な構成部品とインダクターを使用
しないで、正確な遅延線を提供することにある。
本発明の他の目的は、温度および電圧変動を自己調整で
診る、精密なデジタル遅延エレメントを提供することに
ある。
本発明のさらに他の目的は、容易に集積回路に組み込め
る、精密なデジタル遅延エレメントを提供することにあ
る。
本発明のもう一つの目的は、デバイスのビンと、外部の
能動遅延線を要せずに集積回路に組み込める能動遅延線
を提供することにある。
これらの目的のために、この回路には、リファレンスク
ロックと、Ｍ及びＮの２配列の制御遅延エレメントが含
まれる。
リファレンスクロックは、遅延エレメントの１配列を通
過し、この遅延したクロックが、遅延しないクロックと
、位相検知器または比較器で比較され、この検知器また
は比較器のアウトプットが制御電圧となり、各遅延エレ
メントの制御インプットに加えられる。制御遅延エレメ
ントは制御インプットにより変えられ制御される緩衝器
の形をとることができる。上記及び下記の他の目的達成
のために、本発明は、特許請求の範囲で定義され図面で
説明されたデジタル遅延ラインに関するものである。
［発明の作用と効果］ 第１図は、本発明の１実施態様の概略図で、精密に制御
された既知周波数、例えば２．０１１１Ｈｚをもつリフ
ァレンスクロック１０が含まれる。リファレンスクロッ
ク１０のアウトプットは、位相検知器１２のインプット
の一つと、電圧制御遅延エレメント１４゜のインプット
に加えられ、そのアウトプットは第二の電圧制御遅延エ
レメント１４．のインプットに加えられる。最後が１４
ＮであるＮ個の電圧制御遅延エレメントは、先行エレメ
ントのアウトプットがすぐ次の遅延エレメントのインプ
ットになるように、直列または縦続的に接続される。Ｎ
個の電圧制御エレメントの最後のアウトプットは、遅延
したクロック信号であるが１位相検知器１２の第２のす
なわち遅延インプットに加えられる。
この明細書の以下の部分に一層詳細に説明されているよ
うに、各電圧制御遅延エレメント１４は、インプットと
アウトプットの間の遅延をもたらす多数の直列接続の緩
衝器を含む。この遅延は調節可能で、遅延エレメントの
制御インプット端子に加えられる制御信号のレベルで制
御される。そのインプットからアウトプットに至る間の
遅延エレメントにより、インプットデジタル信号に導入
される遅延は、その制御インプットに加えられる制御電
圧に反比例する。
再び第１図を参照すると、遅延が導入されるインプット
信号は、電圧制御遅延エレメント１６１のインプットに
加えられ、そのアウトプットは、つぎに追加された電圧
制御遅延エレメント１Ｂ、に加えられる。遅延エレメン
ト１６１および１６２は、直列接続の電圧制御遅延エレ
メント１６１から１６Ｍまでの、多数の２次配列Ｍを形
成するように接続される。この直列接続配列の最終エレ
メント１６Ｍのアウトプットは、インプット信号Ｉｎか
ら、制御された規定時間まで遅延されたアウトプット信
号である。
第１図及び第２図の遅延ライン中の個々の遅延エレメン
ト１４．１８は、木質的には互いに同等である。
遅延を制御するために、制御遅延エレメント１４．１８
の制御インプットに加えられる制御信号は、位相検知器
１２のアウトプットにみられるもので、該検知器は遅延
エレメント１４１から１４Ｎにおいて遅延されたクロッ
ク信号と、遅延されないリファレンスクロック信号との
間の位相遅延を感知する。
もし、遅延されたクロック信号と、遅延しないリファレ
ンスクロック信号との間の位相が既定量より低ければ、
位相検知器１２のアウトプットにおける制御電圧レベル
は、各制御遅延エレメント１４．１６の各々の遅延を増
加するように変化する。
逆に、遅延クロックとリファレンスクロックとの間の位
相遅延が既定量より大きいとぎは、制御信号のレベルは
、各制御遅延エレメント１４．１６中の遅延を減少する
ように変化する。
前記したように、電圧制御遅延エレメント１４゜１６は
木質的に同等であるから、同じ制御信号がそれぞれに加
えられる時、これらのエレメントを通る遅延も又同等で
ある。
第１図の回路で、各制御遅延エレメント１４．１６によ
る遅延は： エレメント遅延 信号Ｉｎから信号Ｏｕｔまでの遅延は：信号遅延＝Ｍ×
エレメント遅延 上式（１）、（２）における位相角は、位相検知器１２
がそこで作動する所である。式（１）、　（２）から考
え、直列接続されたラインまたはステージＮ、Ｍ中の制
御遅延エレメント１４．１６の積分数を使用し、リファ
レンスクロック周波数を積分束および／または除して信
号遅延の算出が可能であることが分る。
もし望むならば、各ステージ中のエレメント群の異なる
Ｍの数をもつ直列接続電圧制御遅延エレメントの、追加
の信号遅延ラインまたはステージが、位相検出器１２で
作られた制御信号により作動させ、第１図に示されるよ
うに、個々のエレメント遅延時間の異なった積分倍数を
供給するようにしてもよい。
第１図の回路の実際の内容は第２図に例示説明される。
第２図の回路で、２．０ｍ１ｌｚのインプットリファレ
ンスクロックは、ｌ／２ディバイダ回路１８を通り、位
相検知器に必要な周波数が１．０ｍＨｚで、衝撃係数が
５０％のリファレンスクロックとなる。回路１８のアウ
トプットは、実数と補数のリファレンスクロック信号を
供給するように変換され、電圧で制御された遅延エレメ
ント２０．２２のインプットにそれぞれ加えられる。リ
ファレンスクロック及びその補数は、それぞれＮＡＮＤ
ゲート２４．２６およびＲＣ回路２８．３０かららなる
低域ろ波器を通って送られる。ＲＣ回路網２８．３０は
それぞれ低電位ライン３４と高電位ライン３６を介して
比較器または差動増幅器３２の正と負のインプットに接
続される。
第２図の遅延回路は、五つの電圧制御遅延エレメント１
４１から１４５を含み、その第１は、遅延エレメント２
０のアウトプットからのリファレンスクロックを、その
インプットで受は取る。直列接続エレメント１４の最終
のアウトプットは、ＮＡＮＤゲート２４．２８のもう一
つのインプットに加えられる。第２図の回路で式（１）
　、　（２）のファクターＮは５である。
この回路へのインプット信号Ｉｎは、電圧制御エレメン
ト１６ａ、１６ｂからなる直列接続の２つのエレメント
ステージの始めに加えられる。また、単一電圧制御遅延
エレメント１６ｃからなる第２の遅延ステージにも加え
られる。各電圧制御遅延エレメント１４，１６，２０，
２２，２４．２６は、それぞれの制御インプットで位相
検知器１２からの制御電圧アウトプットを受は取る。第
２図の回路にはＭは１と２に相当する二つの遅延ステー
ジがある。
第２図の回路は９０°の移相検出と、遅延に反比例する
電圧制御を行う。上述の式（１）において、Ｎ＝５９位
相角；９０°ｆクロツタ＝　１　ｍＨｚ　、エレメント
遅延’＝５０ｎｓである。したがってｎ＝１の遅延ステ
ージは５０ｎｓの遅延を与え、Ｍ＝２の遅延ステージは
１００ｎｓ　’の信号遅延となる。
先に述べたように、位相検知はそれぞれＮＡＮＤゲート
２４．２８のアウトプットにおける、ＲＣ回路網２８．
３０の装置で低域フィルターして行われる。ライン３４
．３６の平均電圧が殆ど同じである時、回路は安定にな
る。Ｎ遅延エレメント１４による遅延は２５０　ｎｓよ
り少ないので、ライン３４の衝撃係数は増加し、比較器
３２のアウトプットの制御電圧の制御は減少し、それに
より各電圧制御遅延エレメントにおける遅延は増加する
。逆に、Ｎ遅延エレメント１４中の遅延が増加すると、
制御電圧のレベルは増加し、それにより遅延エレメント
により供給された遅延は減少する。
第３図は、第１図、第２図の遅延回路における電圧制御
遅延エレメント１４．１６として使用するのに有利な回
路を示す。第３図に示された回路は、ＣＭＯＳデジタル
遅延エレメントで、その使用のうえに遅延ラインは第１
図、第２図と同様に、通常のインバーターストリング遅
延及び選択されたタップポイント遅延回路の代りとして
、有利に使用できる。
インバーターストリングは高圧で非常によく調整された
制御電源を必要とするので、第３図の回路は、これに比
べ特に有利である。
さらに通常のインバーターストリングでは、電圧が減少
する時アウトプット電圧トリップレベルもまた低くなる
。これはアウトプットの衝撃係数をひずませ、この回路
が他の回路と結合される時レベル推移を困難にする。イ
ンプットスイッチレベルも同様に悪い影響を受ける。
第３図の回路では、回路電圧が緩衝器に直接影響しない
ので、これらの欠点は完全に避けられる。さらに第３図
の回路では、アウトプット電圧はフル供給レベルにあり
、インプットトリップレベルは、制御電圧のレベルにか
かわらず供給レベルの中心にある。
第３図で図式的に説明されたデジタル遅延エレメントに
は、制御電圧発生ステージ４０と直列の遅延ステージ４
２が含まれている。制御電圧ＶＣＴＬはＰ型ＭＯＳデバ
イスＱ１のゲートに加えられ、そのソースは、ドレーン
とＮ型ＭＯＳデバイスＱ２のゲートに、ＶＧＮラインに
よりて接続される。デバイスＱ１のドレーンはＶｄｄに
接続され、方、デバイスＱ２のソースは接地される。
デバイスＱ１、Ｑ２は電流ミラーを形成し、そこで、遅
延ステージ中のＰ型およびＮ型の電流制限デバイスＱ３
．Ｑ４に同じ電流を供給し、結果としてエツジのひずみ
を避ける。
そのために、制御電圧発生ステージ４０中の電流ミラー
におけるＰ型およびＮ型デバイスのサイズ比は、遅延ス
テージ４２中のＰ型およびＮ型デバイスのサイズ比と、
同じでなければならない。
遅延ステージ４２は、Ｖｄｄと地面との間に電流制限デ
バイスＱ３．Ｑ４と直列接続された一連のＣＭＯＳイン
バーター４６からなる。最初のインバーターステージは
、ゲートでインプット信号ＩＮを受取り、各インバータ
ーのアウトプットは後続のインバーターのゲートに加え
られる。
Ｐ型およびＮ型の電流制限デバイスＱ３．Ｑ４のゲート
は、それぞれ制御電圧発生ステージ４０からＶＧＰとＶ
ＧＮ制限電圧により制御される。
第３図の回路操作で、電圧はＶＧＰに加えられる。より
低い電圧は、遅延ステージ中のＰ型の電流制限デバイス
と、電圧発生部Ｑｌ、Ｑ３に、より多くの電流を配分す
る。この電流制限は電圧発生ステージを経てＶＧＮライ
ンに反映される。これが、Ｐ型デバイスＱｌ、Ｑ３がＶ
ｄｄへの電流を制限する量と同量で、Ｎ型デバイスＱ２
．Ｑ４に大地への電流を制限させる。
この対称形態が、ｆｆＴ撃係数のゆがみを減らすと共に
、他の論理で、Ｐ型およびＮ型デバイス間に同じ比率を
維持するように、各種遅延ステージの電圧トリップポイ
ントを同じポイントに維持する。上昇および下落回数は
、駆動されるノーダルキャパシタンス（ｎｏｄａｌ　ｃ
ａｐａｃｉｔａｎｃｅ）への制限デバイスによって配分
される電流により決められる４゜ （各ステージ中の信号デバイスの順方向抵抗も、種々の
程度で遅延に影響する）。最小および最大インプットス
イッチング回数と、遅延誤差許容度が、遅延ラインデバ
イスの大きさを決定する。プロセス特性に沿って要求さ
れる遅延が、必要な遅延ステージ数を決める。
本発明が、改良されたデジタル遅延ラインを提供するこ
とは明白である。さらに上述の本発明の実施態様を、特
にその技術思想と発明の分野から逸脱することなく修正
することは可能である。
【図面の簡単な説明】
第１図は本発明の実施態様によるデジタル遅延ラインの
概略ブロック図である。 第２図は第１図の遅延ラインの一層詳細なブロック図で
ある。 第３図は第１図及び第２図の遅延ラインの一つの制御遅
延エレメントの概略ブロック図である。 １０・・・リファレンスクロック、 １２・・・位相検知器、 １４．１６・・・電圧制御遅延エレメント、１８　・ ２０゜ ２４゜ ２８゜ ３４　・ ３６　・ ４０　・ ４２　・ ４６　・ ・ディバイダ、 ２・・・遅延エレメント、 ６・　・　・ＮＡＮＤゲート、 ０・・・ＲＣ回路、３２・ ・低電位ライン、 ・高電位ライン、 ・制御電圧発生ステージ、 ・遅延ステージ、 ・ＣＭＯＳインバーター ・比較器、

Claims (1)

  1. 【特許請求の範囲】 １）インプットおよびアウトプット間につくられた遅延
    が、制御インプットに加えられた制御記号により制御可
    能な直列接続遅延エレメントの第１と第２またはそれ以
    上の積分数ＮとＭである配列と、リファレンスクロック
    源と、遅延エレメントの第１と第２の配列の一つを通し
    てリファレンスクロックを遅延させ、遅延リファレンス
    クロックをつくる手段と、クロック源と遅延エレメント
    の第１配列に結合され、リファレンスクロックと遅延リ
    ファレンスクロック間の比較を代表する制御信号をつく
    り両クロックを比較する手段および制御信号を各制御遅
    延エレメントの制御インプットに加え、インプット信号
    に対する各遅延エレメントによりつくられた遅延を変え
    る手段とよりなることを特徴とするデジタル遅延エレメ
    ント。 ２）制御インプットを受け、第１と第２の制御電圧をつ
    くるインプット電圧制御部と、第１のインバーターのイ
    ンプットがインプット信号を受け、各インバーターが補
    数の第１と直列に接続される複数の直列接続ＣＭＯＳイ
    ンバーターおよび電源とリファレンスポテンシャル間に
    あって、第１と第２の制御デバイスのゲートがそれぞれ
    第１と第２の制御電圧を受ける第２ＭＯＳ制御デバイス
    とよりなり、インプット信号につくられたインプットと
    アウトプット間の遅延が、制御インプットに加えられた
    制御信号により制御されることを特徴とする電圧制御遅
    延エレメント。
JP1193811A 1988-08-02 1989-07-26 デジタル遅延エレメント Pending JPH02141123A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US227,731 1988-08-02
US07/227,731 US4899071A (en) 1988-08-02 1988-08-02 Active delay line circuit

Publications (1)

Publication Number Publication Date
JPH02141123A true JPH02141123A (ja) 1990-05-30

Family

ID=22854237

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1193811A Pending JPH02141123A (ja) 1988-08-02 1989-07-26 デジタル遅延エレメント

Country Status (7)

Country Link
US (1) US4899071A (ja)
JP (1) JPH02141123A (ja)
CA (1) CA1291541C (ja)
DE (1) DE3924593A1 (ja)
FR (1) FR2635239A1 (ja)
GB (1) GB2222334A (ja)
SE (1) SE8902633L (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900761A (en) * 1995-01-24 1999-05-04 Advantest Corporation Timing generating circuit and method
US6873199B2 (en) 1996-08-13 2005-03-29 Fujitsu Limited Variable digital delay line

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140202A (en) * 1989-06-05 1992-08-18 Hewlett-Packard Company Delay circuit which maintains its delay in a given relationship to a reference time interval
US5144173A (en) * 1989-06-30 1992-09-01 Dallas Semiconductor Corporation Programmable delay line integrated circuit having programmable resistor circuit
US5160863A (en) * 1989-06-30 1992-11-03 Dallas Semiconductor Corporation Delay circuit using primarily a transistor's parasitic capacitance
GB2234371A (en) * 1989-07-07 1991-01-30 Inmos Ltd Clock generation
US5164677A (en) * 1990-01-16 1992-11-17 Digital Equipment Corporation Method and apparatus for synchronizing signals
US5192886A (en) * 1990-03-15 1993-03-09 Hewlett-Packard Company Sub-nanosecond calibrated delay line structure
JP2597739B2 (ja) * 1990-08-24 1997-04-09 株式会社東芝 信号遅延回路、クロック信号発生回路及び集積回路システム
EP0476585B1 (en) * 1990-09-18 1998-08-26 Fujitsu Limited Electronic device using a reference delay generator
JPH04157379A (ja) * 1990-10-20 1992-05-29 Fujitsu Ltd 遅延測定方式
US5231319A (en) * 1991-08-22 1993-07-27 Ncr Corporation Voltage variable delay circuit
US5231320A (en) * 1991-09-16 1993-07-27 Motorola, Inc. CMOS delay line having duty cycle control
US5317219A (en) * 1991-09-30 1994-05-31 Data Delay Devices, Inc. Compensated digital delay circuit
US5283631A (en) * 1991-11-01 1994-02-01 Hewlett-Packard Co. Programmable capacitance delay element having inverters controlled by adjustable voltage to offset temperature and voltage supply variations
US5243227A (en) * 1991-11-01 1993-09-07 Hewlett-Packard Company Fine/coarse wired-or tapped delay line
US5214680A (en) * 1991-11-01 1993-05-25 Hewlett-Packard Company CMOS pseudo-NMOS programmable capacitance time vernier and method of calibration
EP0792019B1 (en) * 1991-11-01 2000-12-20 Hewlett-Packard Company A wired-or multiplexer device
US5233637A (en) * 1991-11-01 1993-08-03 Hewlett-Packard Company System for generating an analog regulating voltage
JP2937591B2 (ja) * 1991-12-09 1999-08-23 沖電気工業株式会社 基板バイアス発生回路
US5220216A (en) * 1992-01-02 1993-06-15 Woo Ann K Programmable driving power of a CMOS gate
US5227679A (en) * 1992-01-02 1993-07-13 Advanced Micro Devices, Inc. Cmos digital-controlled delay gate
US5298866A (en) * 1992-06-04 1994-03-29 Kaplinsky Cecil H Clock distribution circuit with active de-skewing
US5349612A (en) * 1992-06-19 1994-09-20 Advanced Micro Devices, Inc. Digital serializer and time delay regulator
JP2951802B2 (ja) * 1992-08-07 1999-09-20 シャープ株式会社 クロック発生回路
US5650739A (en) * 1992-12-07 1997-07-22 Dallas Semiconductor Corporation Programmable delay lines
US5408200A (en) * 1992-12-18 1995-04-18 Storage Technology Corporation Intelligent phase detector
US5585754A (en) * 1993-04-02 1996-12-17 Nec Corporation Integrated digital circuit
US5430393A (en) * 1993-05-10 1995-07-04 Motorola, Inc. Integrated circuit with a low-power mode and clock amplifier circuit for same
JP3267756B2 (ja) * 1993-07-02 2002-03-25 株式会社日立製作所 半導体集積回路装置
DE4326062C1 (de) * 1993-08-03 1994-08-18 Siemens Ag Phasenregelanordnung
TW253083B (ja) * 1993-10-05 1995-08-01 Advanced Micro Devices Inc
US5491673A (en) * 1994-06-02 1996-02-13 Advantest Corporation Timing signal generation circuit
US5489864A (en) * 1995-02-24 1996-02-06 Intel Corporation Delay interpolation circuitry
JP3557275B2 (ja) 1995-03-29 2004-08-25 株式会社ルネサステクノロジ 半導体集積回路装置及びマイクロコンピュータ
US5719514A (en) * 1995-03-31 1998-02-17 Ando Electric Co., Ltd. Delay circuit compensating for variations in delay time
US5673005A (en) * 1995-08-18 1997-09-30 International Business Machine Corporation Time standard circuit with delay line oscillator
KR0146082B1 (ko) * 1995-09-22 1998-12-01 문정환 프로그래머블 아날로그 스위치
KR0172758B1 (ko) * 1995-12-29 1999-03-30 김주용 주파수의 주기조절이 가능한 주파수발생기
US5994937A (en) * 1996-11-06 1999-11-30 International Business Machines Corporation Temperature and power supply adjusted address transition detector
US6236695B1 (en) * 1999-05-21 2001-05-22 Intel Corporation Output buffer with timing feedback
US6181185B1 (en) * 1999-07-14 2001-01-30 Agilent Technologies Low mismatch complementary clock generator
JP3365358B2 (ja) * 1999-07-23 2003-01-08 日本電気株式会社 クロック信号制御回路及び方法並びに同期遅延回路
US6377102B2 (en) * 2000-02-29 2002-04-23 Texas Instruments Incorporated Load equalization in digital delay interpolators
US6339354B1 (en) * 2000-04-03 2002-01-15 Mosel Vitelic, Inc. System and method for eliminating pulse width variations in digital delay lines
US6549081B1 (en) * 2000-07-27 2003-04-15 Agilent Technologies, Inc. Integrator/ comparator control of ring oscillator frequency and duty cycle
EP1286469A1 (en) * 2001-07-31 2003-02-26 Infineon Technologies AG An output driver for integrated circuits and a method for controlling the output impedance of an integrated circuit
US6580304B1 (en) * 2002-03-28 2003-06-17 M/A-Com, Inc. Apparatus and method for introducing signal delay
JP3762988B2 (ja) * 2002-07-09 2006-04-05 独立行政法人産業技術総合研究所 クロック信号タイミング調整のための遅延回路を有するデジタル回路
US20040222832A1 (en) * 2003-05-09 2004-11-11 Chaiyuth Chansungsan Interpolator circuit
US7515669B2 (en) * 2005-09-15 2009-04-07 Etron Technology, Inc. Dynamic input setup/hold time improvement architecture
TWI358902B (en) * 2007-12-31 2012-02-21 Ind Tech Res Inst Signal delay circuit
US9350338B2 (en) * 2014-09-03 2016-05-24 United Memories, Inc. Linear progression delay register
US9252759B1 (en) * 2014-09-03 2016-02-02 United Memories, Inc. Linear progression delay register
US10284188B1 (en) 2017-12-29 2019-05-07 Texas Instruments Incorporated Delay based comparator
US10673452B1 (en) 2018-12-12 2020-06-02 Texas Instruments Incorporated Analog-to-digital converter with interpolation
US10673456B1 (en) 2018-12-31 2020-06-02 Texas Instruments Incorporated Conversion and folding circuit for delay-based analog-to-digital converter system
US11316526B1 (en) 2020-12-18 2022-04-26 Texas Instruments Incorporated Piecewise calibration for highly non-linear multi-stage analog-to-digital converter
US11387840B1 (en) 2020-12-21 2022-07-12 Texas Instruments Incorporated Delay folding system and method
US11309903B1 (en) * 2020-12-23 2022-04-19 Texas Instruments Incorporated Sampling network with dynamic voltage detector for delay output
US11438001B2 (en) 2020-12-24 2022-09-06 Texas Instruments Incorporated Gain mismatch correction for voltage-to-delay preamplifier array
US11962318B2 (en) 2021-01-12 2024-04-16 Texas Instruments Incorporated Calibration scheme for a non-linear ADC
US11316525B1 (en) 2021-01-26 2022-04-26 Texas Instruments Incorporated Lookup-table-based analog-to-digital converter
US12206427B2 (en) 2021-02-01 2025-01-21 Texas Instruments Incorporated Lookup table for non-linear systems
US11881867B2 (en) 2021-02-01 2024-01-23 Texas Instruments Incorporated Calibration scheme for filling lookup table in an ADC
US12101096B2 (en) 2021-02-23 2024-09-24 Texas Instruments Incorporated Differential voltage-to-delay converter with improved CMRR

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6324712A (ja) * 1986-07-17 1988-02-02 Toshiba Corp Ｍｏｓ型半導体回路
JPS6346011A (ja) * 1986-08-13 1988-02-26 Hitachi Ltd 遅延回路
JPS6369314A (ja) * 1986-09-11 1988-03-29 Sony Corp Ｃｍｏｓ回路を用いた可変遅延装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3737673A (en) * 1970-04-27 1973-06-05 Tokyo Shibaura Electric Co Logic circuit using complementary type insulated gate field effect transistors
US3914702A (en) * 1973-06-01 1975-10-21 Rca Corp Complementary field-effect transistor amplifier
US3855549A (en) * 1973-08-24 1974-12-17 Rca Corp Circuit, such as cmos crystal oscillator, with reduced power consumption
DE2855724A1 (de) * 1978-12-22 1980-07-03 Ibm Deutschland Verfahren und vorrichtung zur angleichung der unterschiedlichen signalverzoegerungszeiten von halbleiterchips
US4346343A (en) * 1980-05-16 1982-08-24 International Business Machines Corporation Power control means for eliminating circuit to circuit delay differences and providing a desired circuit delay
JPS5949020A (ja) * 1982-09-13 1984-03-21 Toshiba Corp 論理回路
EP0390226A1 (en) * 1984-07-31 1990-10-03 Yamaha Corporation Jitter absorption circuit
US4700089A (en) * 1984-08-23 1987-10-13 Fujitsu Limited Delay circuit for gate-array LSI
EP0236525B1 (de) * 1986-03-12 1990-12-19 Deutsche ITT Industries GmbH Integrierte Isolierschicht-Feldeffekttransistor-Verzögerungsleitung für Digitalsignale
GB2197553A (en) * 1986-10-07 1988-05-18 Western Digital Corp Phase-locked loop delay line
JPH0740437B2 (ja) * 1986-11-19 1995-05-01 日本電気株式会社 遅延回路
US4771196A (en) * 1987-08-05 1988-09-13 California Institute Of Technology Electronically variable active analog delay line

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6324712A (ja) * 1986-07-17 1988-02-02 Toshiba Corp Ｍｏｓ型半導体回路
JPS6346011A (ja) * 1986-08-13 1988-02-26 Hitachi Ltd 遅延回路
JPS6369314A (ja) * 1986-09-11 1988-03-29 Sony Corp Ｃｍｏｓ回路を用いた可変遅延装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900761A (en) * 1995-01-24 1999-05-04 Advantest Corporation Timing generating circuit and method
WO2004100372A1 (ja) * 1995-01-24 2004-11-18 Seiji Hideno タイミング発生回路及びその方法
US6873199B2 (en) 1996-08-13 2005-03-29 Fujitsu Limited Variable digital delay line

Also Published As

Publication number Publication date
FR2635239A1 (fr) 1990-02-09
GB2222334A (en) 1990-02-28
SE8902633L (sv) 1990-02-03
US4899071A (en) 1990-02-06
CA1291541C (en) 1991-10-29
DE3924593A1 (de) 1990-02-08
SE8902633D0 (sv) 1989-08-01
GB8917247D0 (en) 1989-09-13

Similar Documents

Publication Publication Date Title
US4899071A (en) Active delay line circuit
US5136260A (en) PLL clock synthesizer using current controlled ring oscillator
US6356158B1 (en) Phase-locked loop employing programmable tapped-delay-line oscillator
JP3993717B2 (ja) 半導体集積回路装置
US4496861A (en) Integrated circuit synchronous delay line
US9973178B1 (en) Method and apparatus for clock frequency multiplier
US5815042A (en) Duty cycled control implemented within a frequency synthesizer
US6882196B2 (en) Duty cycle corrector
WO1992016051A1 (en) Cmos delay circuit with controllable delay
WO2002031980A2 (en) Cyclic phase signal generation from a single clock source using current phase interpolation
JPH0645883A (ja) アナログ・タイミング発生器
EP1634375A1 (en) Delayed locked loop phase blender circuit
US20090058483A1 (en) Duty cycle correcting circuit and method
US11962313B2 (en) Adaptive DCO VF curve slope control
US20060290436A1 (en) Apparatus for providing clock signals at different locations with minimal clock skew
EP0379169B1 (en) Signal delay circuit using charge pump circuit
JP2001339280A (ja) タイミング差分割回路と信号制御方法及び装置
US8004335B2 (en) Phase interpolator system and associated methods
US7518425B2 (en) Circuit and technique for adjusting and accurately controlling clock duty cycles in integrated circuit devices
US20180302073A1 (en) Duty cycle calibration circuit and frequency synthesizer using the same
TW202245408A (zh) 時脈合成器
Schell et al. A low power tunable delay element suitable for asynchronous delays of burst information
US6657468B1 (en) Apparatus and method for controlling edge rates of digital signals
US5140174A (en) Symmetric edge true/complement buffer/inverter and method therefor
US5600273A (en) Constant delay logic circuits and methods