JPH0785233B2

JPH0785233B2 - 中間記憶システム

Info

Publication number: JPH0785233B2
Application number: JP60102785A
Authority: JP
Inventors: マルセリヌス・ヨハネス・マリア・ペルフロム
Original assignee: エヌ・ベー・フイリツプス・フルーイランペンフアブリケン
Priority date: 1984-05-16
Filing date: 1985-05-16
Publication date: 1995-09-13
Anticipated expiration: 2010-09-13
Also published as: GB2159643A; GB8512254D0; US4688220A; JPS613262A; FR2564620B1; NL8401569A; DE3516077A1; DE3516077C2; FR2564620A1; GB2159643B

Description

【発明の詳細な説明】本発明は、ｐ個の１ビット幅の並列バスチャネルへの入
力バス接続手段及び出力バス接続手段と、ｎ個の並列メ
モリユニットとを具え、各メモリユニットが１ビット幅
の直列入力端子及び１ビット幅の直列出力端子を有する
と共に入力デマルチプレクサと出力マルチプレクサとの
間に並列に配置されたｋ個の直列メモリ素子を有してい
る直列−並列−直列ディジタルシステム、特に中間記憶
システムに関するものである。

（従来の技術）斯る直列−並列−直列ディジタルシステムは、「I.B.M.
T.D.B」Vol.22,No.1,1979年６月,PP,138〜139に発表さ
れているエフ・ジェー・アイケルマンジュニアの論文
“Multiplexed partial−good chip scheme emyploying
defective loops as selectors for all−good chips"
により既知である。これに開示されている直列−並列−
直立ディジタルシステムは中間記憶システムであり、各
メモリユニットは少くとも１個の不良メモリ素子を含ん
でいる。従って、情報を前記不良メモリ素子に信頼可能
に記憶することは不可能である。しかし、信頼できる情
報記憶を可能にするために、このシステムでは良好なメ
モリ素子のみを含む追加のメモリユニットを設けてい
る。そして斯る不良メモリ素子がアドレスされたとき、
当該アドレスを追加のメモリユニットに対するアドレス
に変換して情報を追加のメモリユニットに書込み、読出
するようにしている。

（発明が解決しようとする課題）しかし、所定の環境又は所定の用途においてはシステム
の全容量が必要とされるとは限らない。これは例えば全
チャンネルが使用されない場合（例えばディジタルデレ
ビジョンでは８個のバスチャンネルのうちの７個のみが
使用される）である。更に、バスの所定のチャンネルを
経て転送されるワードのみに演算を行なう必要があるだ
けのこともあり、また情報の供給にはシステムの容量の
一部を必要とするだけであることもある。更に、例えば
多ビットワードを使用するときは不良素子により信頼不
能がその最下位ビットに生じ、当該ワードの以後の処理
に悪影響を及ぼさないこともある。このような環境及び
用途に対しては、全素子が良好であるユニットを使用し
ないで、これよりも安価な１個、時には２個以上の不良
素子を含むメモリユニットのみを使用するのが好適であ
る。

本発明の目的は、不良素子を含むメモリユニットトを使
用する上述の如き中間記憶システムにおいて、不良素子
を含まない追加のメモリユニットを必要とすることな
く、不良素子による影響を最低にすることにある。

（課題を解決するための手段）この目的を達成するために、ｐ個の１ビット幅の並列バ
スチャネルへの入力バス接続手段及び出力バス接続手段
と、ｎ個の並列メモリユニットとを具え、各メモリユニ
ットが１ビット幅の直列入力端子及び１ビット幅の直列
出力端子を有すると共に入力デマルチプレクサと出力マ
ルチプレクサとの間に並列に配置されたｋ個の直列メモ
リ素子を有している中間記憶システムであって、前記ｎ
個のメモリユニットのうちのいくつかがｒ個（１≦ｒ＜
ｋ）の不良メモリ素子を有し、各メモリユニットが少な
くとも（ｐ−ｒ）個（１＜ｐ−ｒ＜ｋ）の良好なメモリ
素子を有しているものにおいて、前記ｐ個の並列バスチ
ャネルにそれぞれ接続されたｐ個の並列入力端子と、前
記ｎ個のメモリユニットの直列入力端子の一つにそれぞ
れ接続された１個の直列出力端子とをそれぞれ具えた複
数個のスイッチング手段を具えている入力トラフィック
制御手段を具え、前記入力トラフィック制御手段と前記
メモリユニット内の入力デマルチプレクサ手段とによっ
て前記ｐ個のチャネルのうちの（ｐ−ｒ）個の所定のチ
ャネルの重要データビットが常に各メモリユニットの
（ｐ−ｒ）個の良好なメモリ素子に分配されるように構
成したことを特徴とする。

（効果）このように入力トラフィック制御手段及びデマルチプレ
クサにより行なわれるバスからのデータストリームの再
分配により、ｒ個の所定のチャンルを経て転送されるデ
ータ、例えば重要でないデータビットは種々のメモリユ
ニットに分布しているｒ個の不良メモリ素子に導かれ、
他の（ｐ−ｒ）個の所定のチャネルを経て転送される重
要データビットは各メモリユニットの（ｐ−ｒ）個の不
良でないメモリ素子に導かれることになる。従って、本
発明システムはバス内のチャネル位置が精密にわかって
いるｐ−ｒ個の重要データチャネルに対して信頼可能に
使用することができる。

本発明中間記憶システムの好適例においては、前記ｎ個
のメモリユニットの直列出力端子の一つにそれぞれ接続
された１個の直列入力端子と、前記ｐ個の並列バスチャ
ネルにそれぞれ接続されたｐ個の並列出力端子とをそれ
ぞれ具えた複数個のスイッチング手段を具えている出力
トラフィック制御手段を具え、前記出力トラフィック制
御手段と前記メモリユニット内の出力マルチプレクサと
によって各メモリユニット内の前記（ｐ−ｒ）個の良好
なメモリ素子に記憶された重要データビットが常に前記
（ｐ−ｒ）個の所定のチャネルに分配されるように構成
したことを特徴とする。本例によればメモリユニットの
直列出力端子からのデータストリームが出力マルチプレ
クサ及び出力トラフィック制御手段により再分配され
て、不良メモリ素子からのビットが常に同じチャネルに
供給される。また、入力及び出力トラフィック制御手段
を使用すると、メモリユニットの入力デマルチプレクサ
及び出力マルチプレクサの制御がバスのアクセスと無関
係になるためシステムのデータビットの流れを最適にす
ることができる。

本発明中間記憶システムの他の好適例においては、前記
入力トラフィック制御手段の複数個のスイッチング手段
が互いにづれた一定の接続サイクルを実行し、各メモリ
ユニットの前記入力デマルチプレクサ（Ｄ）及び出力マ
ルチプレクサ（Ｍ）が互いに同一の接続サイクルを実行
し、各メモリユニットに入力遅延線及び出力遅延線が設
けられ、これら遅延線の遅延時間が、前記（ｐ−ｒ）個
の所定のチャネルの重要データビットが良好なメモリ素
子のみに供給され且つこれら良好なメモリ素子から前記
（ｐ−ｒ）個の所定のチャネルのみに出力されるように
選択され、各メモリユニットの入力遅延素子及び出力遅
延素子の遅延時間の和は互いに等しいことを特徴とす
る。しかし、本例では各メモリユニット内の不良メモリ
素子が同一の位置にある必要がある。

（実施例）図面につき本発明を説明する。

第１図は本発明中間記憶システムの第１の実施例を示
す。この第１実施例では中間記憶システムとしてシフト
レジスタメモリシステムを選択してある。このシフトレ
ジスタメモリシステムは第１バス１と第２バス22との間
に接続してあり、各バスはｎ個のチャネルを具える。第
１及び第２バスは本質的に同一のものであるが、ここで
は明瞭のために区別してある。本例はｎ＝４個のチャネ
ルを具え、これらをA,B,C及びＤで示してある。データ
ビットは各チャネルを経て直列に転送される。４個のス
イッチングシステム2,3,4及び５並びに18,19,20及び21
はそれぞれ第１バス１及び第２バス22に接続される。こ
れらスイッチングシステムは例えばT.I.74LS153（T.I.
＝テキサスインスツルメンツ）型集積回路により構成す
る。各スイッチングシステムは４個のスイッチング位置
（A,B,C,D）を有し、各位置においてそれぞれのチャネ
ルへの接続が設定される。

このシフトレジスタメモリシステムは更にｎ個のディジ
タルメモリユニット（10,11,12及び13）を具え、これら
は直列−並列−直列メモリユニットである。メモリユニ
ット10は遅延素子６（例えばT.I.74LS164）を経てスイ
ッチングシステム２に接続された入力端子と、遅延素子
14を経てスイッチングシステム18に接続された出力端子
を有する。このスイッチングシステム２及び18と遅延素
子６及び14はそれぞれ相まって入力及び出力トラフィッ
ク制御サブシステムを構成する。同様に、メモリユニッ
ト11,12及び13もそれぞれの遅延素子7,8,9及び15,16,17
を経てそれぞれのスイックングシステムにそれぞれ接続
される。

各メモリユニットはｋ（ｋ＞１）個のメモリ素子（I,I
I,III,IV）を具え、本例ではｋは４に等しい。各メモリ
ユニットは更にデマルチプレクサ（Ｄ）とマルチプレク
サ（Ｍ）を具える。デマルチプレクサ（Ｄ）は入力直列
データストリームを種々のメモリ素子に並列に分配し、
マルチプレクサ（Ｍ）は種々のメモリ素子の出力のデー
タビットを合成してデータワードを構成し、これをメモ
リユニットの直列出力端子に直列に出力するものであ
る。

同一のメモリユニットの種々のメモリ素子へのデータス
トリームの分配はメモリシステムの全てのメモリユニッ
トにおいて同一であるものとする。しかし、本発明はこ
れに限定されるものではない。

複数のメモリ素子を含むメモリユニットにおいては１個
以上のメモリ素子が製造上の欠陥のために不良になって
関連する仕様を満足しないことがしばしば起る。しか
し、これはメモリユニット全体が使用不能になることを
必ずしも意味しない。不良メモリ素子は既知の試験及び
測定法により決定することができる。

第１図に示す実施例においては各メモリユニット10,11,
12及び13においてメモリ素子IIが不良であることが決定
されているものとする。これらメモリ素子IIは使用でき
るが、これらメモリ素子IIを経てメモリユニットの直列
出力端子に得られるデータビットの情報は信頼不能にな
る。第１図に示すシフトレジスタメモリシステムにおい
てはスイッチングシステムと遅延素子の動作により第２
データバス22に供給される信号は信頼不能情報が１つの
チャネル（本例ではチャンネルＢ）にのみ供給され、信
頼できる情報が他の全てのチャネルに供給される。

スイッチングシステム2,3,4及び５は制御システム（図
示せず）により制御され、１つのチャンネルのデータス
トリームから２ビットを通すと次の位置に切換えられ
る。スイッチングシステムは４個のスイッチング位置を
有するため、１回転後にその出力端子に８ビットワード
を出力することになる。この８ビットワードを各チャン
ネルからの２ビットを含むものとなる。種々のワードの
種々のビットをa_i，b_i，c_i，d_i（１＜ｉ＜８）で表わ
し、これら記号のa,b,c,dはその出所チャンネルを示
し、脚符ｉはそのビットがスイッチングシステムの出力
端子に出力される時間順序を示す。

更に、スイッチングシステム2,3,4及び５は第１図に示
す出発位置を有するものとする。この出発位置ではスイ
ッチングシステム２はチャンネルＡからのビットa₁及び
a₂を遅延素子６に通し、スイッチングシステム３はチャ
ンネルＢからのビットb₁及びb₂を遅延素子７に通す。同
じことがスイッチングシステム４及び５に言え、これら
は出発位置においてビットc₁及びc₂とビットd₁及びd₂を
遅延素子８及び９にそれぞれ通す（後記の表参照）。次
に、スイッチングシステム2,3,4及び５は次の位置にス
イッチされる。従って、このときスイッチングシステム
２はチャンネルＢからのビットb₃及びb₄を遅延素子６に
通し、スイッチング素子3,4及び５はそれぞれビット
c₃，c₄；d₃，d₄及びa₃，a₄を関連する遅延素子7,8及び
９に通す。一時に１チャンネルからの２ビットをそれぞ
れの遅延素子に通し、次いでスイッチング素子を次の位
置へスイッチするこの処理がスイッチングシステムの種
々のスイッチング位置に対し続けられる。

スイッチングシステム2,3,4及び５のスイッチがそれら
の出発位置に再び到達するとき、これらスイッチは１回
転したことなり、各チャンネルから２ビットづつ８ビッ
トが取り出されたことになる。しかし、このスイッチン
グ動作のために種々のチャンネルの種々のビットが４個
のメモリユニットに分配されることになる。後記の表の
第１欄はそれぞれの遅延素子の入力端子に供給されるデ
ータワードを示す。

各チャンネルからの各ビットは各スイッチングシステム
を通過すると同時に各遅延素子に供給される。これらビ
ットは各スイッチングシステムの出力端子に規定のビッ
ト周波数（f_b）で現われる。遅延素子はビット周期の整数倍に相当する遅延時間を有する。本例ではこれら
遅延素子は次の遅延時間を有するものとする。

遅延素子6:0×T_b 遅延素子7:2×T_b 遅延素子8:4×T_b 遅延素子9:6×T_b 後記の表の第２欄はそれぞれの遅延素子により出力され
るデータワードを示す。この表の第１及び第２欄は瞬時
状態を表わしており、これは例えば遅延素子７の出力端
子にビットａ′₇が出力される瞬時と略々同一の瞬時に
スイッチングシステム３の出力端子にビットb₁が出力さ
れることを意味する。アクセント記号は当該ビットがそ
の前のワードから取り出されたものであることを示す。

遅延素子６は０×T_bの遅延時間を有し、これはビットが
直接メモリユニット10に供給されるのと同じである。実
際の例では斯かる遅延素子６は省略することができる。
遅延素子７は２×T_bの遅延時間を有する。従って、遅延
素子７の出力端子のデータストリームはその入力データ
ストリームに対し２ビット遅延したものとなる。これが
ため、例えばスイッチングシステム３の出力端子にビッ
トb₁が出力されるときはビットａ′₇が遅延素子７の出
力端子に出力される。遅延素子８及び９は後記の表の第
１及び第２欄に示すようにデータストリームをそれぞれ
４ビット及び６ビットだけ遅延させる。これら遅延素子
6,7,8及び９の作用はメモリユニット10,11,12及び13の
入力端子のデータストリームが表の第２欄から明らかな
ように時間的に規則正しいパターンを呈するようにする
ことにある。

表の第２欄に示すデータワードは次いでそれぞれのメモ
リユニット10,11,12及び13に供給される。デマルチプレ
クサの制御の下でメモリユニット10においてはビットa₁
及びa₂がメモリ素子Ｉに、ビットb₃及びb₄がメモリ素子
II、ビットc₅及びc₆がメモリ素子IIIに、ビットd₇及びd
₈がメモリ素子IVにそれぞれ供給される。メモリユニッ
ト11,12及び13のメモリ素子にもデータストリームが同
様に供給される。種々のメモリユニットのデマルチプレ
クサはメモリ素子の所定の番号と同期して動作するもの
とする。

遅延素子6,7,8及び９及び種々のメモリユニットのデマ
ルチプレクサの動作により第１バス１のチャンネルＢか
らのデータストリームの種々のビットはいつでもメモリ
素子IIに供給される。前述したように、各メモリユニッ
トのメモリ素子IIは不良である。このことは種々のメモ
リユニットの出力データストリームにおいてビットb_iの
位置毎に信頼不能な情報が表われることを意味する。こ
のことを表の第３欄に示すデータワードにおいしダッシ
ュ記号（−）により示してある。これがため、この第３
欄から、不良メモリ素子IIのためにチャンネルＢからの
データストリームはだいなしになって最早信頼できる情
報にならないこと明らかである。しかし、チャンネルＢ
からのデータストリームのみが信頼不能になるだけで、
他の全てのチャンネルからのデータストリームは信頼で
きる情報になる。本例の場合、即ち第１図に示すシステ
ムの接続ではチャンネルＢを経て転送されるデータスト
リームのみが信頼不能になるだけである。

種々のビットを第２データバス22の適切なチャンネルに
導くためにはメモリユニットの出力端子に供給されるデ
ータストリームを再編成する必要がある。これは遅延素
子14,15,16及び17とスイッチングシステム18,19,20及び
21により達成される。遅延素子14,15,16及び17とスイッ
チングシステム18,19,20及び21はそれぞれ相まって格別
の出力トラフィック制御システムを構成する。本例で
は、これら遅延素子は次の遅延時間を有する。

遅延素子14:8×T_b 遅延素子15:6×T_b 遅延素子16:4×T_b 遅延素子17:2×T_b ここで、T_bはビット周期を表わす。後記の表の第４欄は
これら遅延素子14,15,16及び17の出力端子に出力される
データストリームを示す。

スイッチングシステム18,19,20及び21は前述のスイッチ
ングシステム2,3,4及び５と同一に、同一の回転速度で
動作する。これらスイッチングシステム18,19,20及び21
は遅延素子14,15,16及び17の出力端子に出力されるビッ
トを適切なチャンネルに、即ちそれらが出たチャンネル
に再び供給する。データストリームが第１図のシステム
を通ると、メモリユニットにより生ずる内部遅延に加え
て、遅延素子の影響により（データバス１上の）入力デ
ータストリームに対し８ビットの遅延が（データバス22
上の）出力データストリームに導入される。このことも
後記の表から明らかである。

第２図は本発明中間記憶ディジタルシステムの第２の実
施例を示す。本例記憶システムも直列−並列−直列シフ
トレジスタメモリシステムである。第１図に示す部分に
対応する部分は対応する符号で示してある。しかし、本
例システムでは不良素子がメモリユニット内のデマルチ
プレクサの回転に対して常に同一の位置に位置するとは
限らない。デマルチプレクサの回転は全てのメモリユニ
ットにおいて同一であるものとする。１個の不良素子を
含むこれらメモリユニットを適切に選択することによ
り、本例では第１図に示すような遅延素子を不要にして
データトラフィック制御システムはスイッチングシステ
ムを含むだけとしてある。第２図に示す実施例では不良
メモリ素子は次の位置に位置する。

メモリユニット10:メモリ素子Ｉメモリユニット11:メモリ素子IV メモリユニット12:メモリ素子III メモリユニット13:メモリ素子II スイッチングシステム2,3,4及び５の出力端子に出力さ
れるデータストリームを図中に示してある。メモリユニ
ット10のデマルチプレクサＤの制御の下で、スイッチン
グシステム２の出力端子に出力されたビットa₁，a₂が不
良メモリ素子Ｉに供給される。従って、メモリユニット
10のメモリ素子Ｉから出力されるこれらビットは信頼不
能情報となる。しかし、他のメモリ素子は不良でないた
めビットb₃，b₄，c₅，c₆，d₇，d₈は信頼できる情報にな
る。ビットa₇及びa₈がメモリユニット11の不良メモリ素
子IVに供給される。従って、メモリユニット11の出力端
子にはビットa₇及びa₈の位置に信頼不能情報が現われ
る。同様にメモリユニット12及び13においてはそれぞれ
ビットa₅，a₆及びa₃，a₄が不良メモリ素子III及びIIに
供給される。これがため、第２データバス22のチャンネ
ルＡのデータストリームは信頼不能な情報を含み、他の
チャンネルには信頼できる情報が存在することになる。
第２図に示すシステムを通るデータストリームはメモリ
ユニットにより導入される内部遅延を除いて何の遅延も
生じない。

本発明は第１図又は第２図に示すような直列−並列−直
列シフトレジスタメモリシステムに限定されるものでは
ない。本発明は任意の直列−並列−直列ディジタルシス
テムに使用することができ、ディジタルユニットとして
はマイクロプロセッサ、ALU並びに他の任意の直列−並
列−直列ディジタルユニットを等しく使用することがで
きる。

ディジタルユニットの種々の素子は関連するデマルチプ
レクサにより必ずしも同一の順序で駆動する必要はない
ことは既に述べた。各ユニットにおけるこの順序は、良
好な素子及び不良素子を経る経路指定が各ユニトのデマ
ルチプレクサとそれぞれのデータトラフィック制御シス
テムの動作により行われるために原則として互いに相違
させることができる。

本発明は各メモリユニットのメモリ素子がCCDメモリ素
子又はバブルメモリ素子から成る中間記憶システムにも
極めて有効である。その理由はこの場合にはメモリユニ
ットにおいて不良素子が規則正しく生じ、入力バスの所
定のチャネルのデータを常にこれら不良素子に分配する
ことが容易に達成し得るためである。

【図面の簡単な説明】

第１図は本発明中間記憶システムの第１の実施例を示す
図、第２図は本発明中間記憶システムの第２の実施例を示す
図である。１…第１データバス、22…第２データバスＡ〜Ｄ…チャンネル２〜5,18〜21…スイッチングシステム６〜9,14〜17…遅延素子 10〜13…ディジタルメモリユニットＤ…デマルチプレクサＭ…マルチプレクサＩ〜IV…メモリ素子

Claims

【特許請求の範囲】

【請求項１】ｐ個の１ビット幅の並列バスチャネル（A,
B,C,D）への入力バス接続手段及び出力バス接続手段
と、ｎ個の並列メモリユニット（10,11,12,13）とを具
え、各メモリユニットが１ビット幅の直列入力端子及び
１ビット幅の直列出力端子を有すると共に入力デマルチ
プレクサ（Ｄ）と出力マルチプレクサ（Ｍ）との間に並
列に配置されたｋ個の直列メモリ素子（I,II,III,IV）
を有している中間記憶システムであって、前記ｎ個のメモリユニットのうちのいくつかがｒ個（１
≦ｒ＜ｋ）の不良メモリ素子を有し、各メモリユニット
が少なくとも（ｐ−ｒ）個（１＜ｐ−ｒ＜ｋ）の良好な
メモリ素子を有しているものにおいて、前記ｐ個の並列バスチャネルにそれぞれ接続されたｐ個
の並列入力端子と、前記ｎ個のメモリユニットの直列入
力端子の一つにそれぞれ接続された１個の直列出力端子
とをそれぞれ具えた複数個のスイッチング手段（2,3,4,
5）を具えている入力トラフィック制御手段を具え、前
記入力トラフィック制御手段と前記メモリユニット内の
入力デマルチプレクサ手段とによって前記ｐ個のチャネ
ルのうちの（ｐ−ｒ）個の所定のチャネルの重要データ
ビットが常に各メモリユニットの（ｐ−ｒ）個の良好な
メモリ素子に分配されるように構成したことを特徴とす
る中間記憶システム。
【請求項２】前記ｎ個のメモリユニットの直列出力端子
の一つにそれぞれ接続された１個の直列入力端子と、前
記ｐ個の並列バスチャネルにそれぞれ接続されたｐ個の
並列出力端子とをそれぞれ具えた複数個のスイッチング
手段（18,19,20,21）を具えている出力トラフィック制
御手段を具え、前記出力トラフィック制御手段と前記メ
モリユニット内の出力マルチプレクサとによって各メモ
リユニット内の前記（ｐ−ｒ）個の良好なメモリ素子に
記憶された重要データビットが常に前記（ｐ−ｒ）個の
所定のチャネルに分配されるように構成したことを特徴
とする特許請求の範囲第１項記載の中間記憶システム。
【請求項３】各メモリユニット内の良好なメモリ素子の
数がｐ−ｒであることを特徴とする特許請求の範囲第１
項記載の中間記憶システム。
【請求項４】前記入力トラフィック制御手段の複数個の
スイッチング手段（2,3,4,5）が互いにづれた一定の接
続サイクルを実行し、各メモリユニット（10,11,12,1
3）の前記入力デマルチプレクサ（Ｄ）及び出力マルチ
プレクサ（Ｍ）が互いに同一の接続サイクルを実行し、
各メモリユニットに入力遅延線6,7,8,9）及び出力遅延
線（14,15,16,17）が設けられ、これら遅延線の遅延時
間が、前記（ｐ−ｒ）個の所定のチャネルの重要データ
ビットが良好なメモリ素子のみに供給され且つこれら良
好なメモリ素子から前記（ｐ−ｒ）個の所定のチャネル
のみに出力されるように選択され、各メモリユニットの
入力遅延素子及び出力遅延素子の遅延時間の和は互いに
等しいことを特徴とする特許請求の範囲第２項記載の中
間記憶システム。