JPS595497A - 半導体ｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明に、半導体ＲＯＭ　（ＩＪ−ド・オンリー・メ
モリ）に関する。

従来より、例えばノ・ミンク符号９巡回符号を用いて誤
まり才訂正する回路（以下、８００回路と称する）が公
知である。

本願発明者に、半導体ＲＯＭの欠陥ビットの救済のため
に、上ｙ、１！１ｏａ回路？用いることケ検討した。し
かし、土配ＥＱＱ回路？設けると、１筐り訂正動作のた
めに、ＲＯＭの胱出しアクセス時間が大幅ＶＣ遅くなっ
てし１う。また、メモリアレイに冗長ビット用のメモリ
セルを設けなけ几ばならなりとともに、１００回路の構
成か複雑であるため、半導体ＲＯＭのチップサイズを大
型化させるという欠点が生じる。

この発明の目的は、ＲＯＭの絖出しアクセスを遅らせる
ことなく、駒１り訂正ａ舵ｒ付力口した牛導体ＲＯＭ’
７提供することにめる。

この発明の他の目的は、チップサイズを大型化ざぜるこ
となく、ｖ４ｔり訂止機朋を付加した牛導体ＲＯＭ？提
供することにるる。

この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。

本願発明者に、ＲＯＭにおける欠陥ビットの救済には、
単にそのデータを反転させｎばよりことに着目して、欠
陥ビットの救済葡アドレス化号にＩｇ＠換えることｒ考
えた。

以下、この発明盆実施例とともに詳細に説明する。

第１図には、この発明の一実施例のブロック図が示さｎ
て込る。

特に制限芒ｎないが、同図において点線で四重ｎた回路
ブロックは、公知の半導体集積回路技術によって、１個
の半導体基板上に形成さｎている。

記号１で水式ｎているのは、メモリアレイであり、特に
制限ざｎな−が、公知のマスク型ＲＯＭｒ構取するメモ
リセルがマトリックス状に配置さ几ている。

一α号２で示さｎているのは、アドレスバッファでるり
、外Ｓ端子Ａ１からのアドレス信号’ｖ９けて、相補レ
ベルの内部アドレス信号ａ　ｉ　＋　ａｉ’ｆｆｉ形成
する。

記号３で示さｎてｂるのは、Ｘデコーダで６朕アドレス
バッファからのＸアドレス信号を受けて１つのワード＃
遺択信号を形成する。

記号４で示さｎて因るのは、Ｙデコーダであり、アドレ
スバッファからのＹアドレス信号を受けて１つのデータ
線遺択傷号を形成する。

記号５で示さｎて込るのは、センスアンプであり、土肥
Ｘ、Ｙデコーダ３．４で選択さｒした１つのメモリセル
からの続出し信号に受けて、そのレベル判定盆行なうも
のである。

記号６で水式ｎでいるのは、出カバソファであり、外部
への続出データＤ。ＵＴ”形成する。

また、記号７で水式ｎているのは、クロック発生回路で
あり、外部からのチップ選択信号０］ｎ２受けて、必要
なりロックパルスｒ形成する。

以上構成のＲＯＭは、当業者におりでは周知であるので
、具体的構成の説８Ａτ省略する。

上記ＲＯＭにおいて、その欠陥ビット救済のため、、？
［１えｎば、欠陥メモリセルからの誤まりデータの訂正
のために、次の各回路が設けらｎるものである。

記号８で示されているのは、欠陥（不良）メモリセルの
アドレス情報か畳込１ｎ、こｎ２保持する不良アドレス
バッファである。この不良アドレス情報の書込みに、特
に制限さｆＬな込が、彼達するようにフユーズ手段を用
いて、その溶断の有無によって行なわノする。端子φＦ
は、その書込に用いらｎる制御端子である。

記号９で示ζｎているのは、上記不良アドレスδ己憧回
路８からの不良アドレス情報と、アドレスバッファ２か
らの読出しアドレス情報とｔ受けて両省の比軟−玖を検
出する比較回路である。

ヤして、上記センスアンプ５と出力バッファ６０間に、
誤゛まシ訂正ロ路として記号ｌＯで示ａｎている排他的
論理和回路か設けらｎる。

この排他的調理和回路１０の一方の入力には、センスア
ンプ５からの読出し信号が印加さｎ１他万の人力ｖｃは
、上記比較回路９の出力信号が誤まり訂正信号Ｅ○とし
て印加さｎている。そして、この排他的論理和回路１０
の出力信号か出力バッファ６の入力に伝えらｎ１続出し
信号として外部端子から読出しデータとして出力さｎる
。

±記排他的論理和回路１０は、二つの人力が不一致のと
き、七の出力かゝｌ”となり、反対ＶＣ二つの人力か一
致するとき、その出力かゝゝ０”となる。

このため、誤１り訂正を竹なうときＫは、口論候えｎば
、欠陥メモリセルからの胱出しのとさ［は、上記比較回
路９の一致検出出力ＥＯが“１”Ｖこなるように丁ｎは
工い。丁なわち、上６じ排他的論理和回路１０に、上記
信号ｇａがゝゝ１”のときに、センスアンプ５の出力（
Ｍ、出出力）かゝゝ０“ならば、その出力ｔゝｌ“に反
転させて出力し、センスアンプ５の読出出力か１１”な
らば、その出力Ｔ″０“に反転８せて出力する。つ１９
、誤１り訂正７行なうことかできる。

一方、上６ピ伯号凡ＯがゝゝＯ”のときには、センスア
ンプ５の出力（杭用出力）かゝ０”ならば、上記排他的
論理和回路の出力は１０”となシ、センスアンプ５の杭
用出力かゝゝ＋　Ｌ／ならば、上Ｈに排他的＠埋却回路
の出力はゝゝ１′となる。丁なわち、上記イＭ号ｇａが
ゝゝ０“の場合、上記排他的論理和回路は、十ンスアン
プ５からの胱出出力紮その１箇出力バツフア６に伝える
。

第２図には、上記不良アドレス配憎回路８及び比軟回路
９の具体的一実施例回路が示さｎて因る。

特に制限芒ｎないが、この実施例ではｎチャンネルＭＯ
８ＦＩ！ｉＴ（絶縁ゲート型電界効釆トランジスタ）Ｋ
工ってＭ　ｋｊｌ　８　ｎている。そして、こｎらＭＯ
ＳＦＥＴのうち、負荷１ｉ’ｌ０８Ｆ［ＴＱ３　。

ＱＩＩがディプレッション型であり、他のＭＯ８ＦＥＴ
ｒｍ、エンハンスメント型である。

フユーズＦ′１ば、七の浴断の有無Ｖこ工って不良メモ
リセルのアドレス情報が書込筐ｎるものである。丁なわ
ち、′ｔｌＬ碑咀圧■。わと回路の接地電位との間にフ
ユーズＦ、と、ＭＯ８ＦＥＴＱ、が直列ＶＣ設けらｎで
いる。このＭｏ５ｒＥＴＱ＋のオン／オフに工って、上
記フユーズＦ１の溶萌のＭ／無が付なわｎる。このＭｏ
５ｒＥＴＱ＋のオン／オフｒ選択的に制御下るために、
書込み用のアドレス信号ａｏｋ受けるＭＯ８ＦＫＴＱ、
　　と、そのドレインに内部端子φア、か設けらｎてお
り、このＭ　ＯＳ　Ｆ　Ｂ　Ｔ　Ｑ　＋のドレイン出力
か上記ＭＯ８ＦＥＴＱ、１のゲートに印加式ｎでいる。

なお、上記ＭＯ８ＦＥＴＱ、ｌには高抵抗Ｒ，が並列に
設けらｎている。この抵抗Ｒ１ば、覗に制限さｎな−か
、ポリシリコン高抵抗によって構成８ｎている。ぞして
、上記Ｍ　Ｏ８Ｆ　Ｗ　Ｔ　Ｑｚのドレイン出力は、一
方ニオイてＭＯ８ＦＥＴＱ、３−Ｑ＜で構成ちｎたイン
バータに伝えらｎる。このインバータの出力は、伝送ゲ
ートＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５のゲートに伝えらｎ
る。また、上ｉＨｊＭＯ８Ｆ’ＥＴＱ２のドレイン出力
は、他方において伝送ゲートＭＯ８ＦＥＴＱ６のゲート
に伝えらｎている。上記ＭＯ８ＦＫＴＱＩｌ　、Ｑａは
、直列に接続さｎており、ＭＯ８Ｆ　ＩｉＴ　Ｑａ　　
＋　Ｑａ　ｋ通して、アドレス比較のためのアドレス信
号ａＯ＋ａＯが；ｆ：ｎ　−ｊ’　（Ｌ入力８ｎる。

特に制限さｎないが、所望のｌビットのメモリセルを泗
ぷのに必要なアドレスバッファがａ。からａ。

までのｎ＋１ビットで構成さｎる場合、他のアドレス悄
ｌｌＧａ＋　ないしａｎに対しても、上記同様な回路か
設けらｎるものである。

１に１フユーズＰ″２に、上記誤まり訂止機症全付加す
るか否かｆｌ：書込むためのものである。丁なわち、上
記アドレス書込、比ｖｔｍ路でに、アドレス情報ａｏ〜
ａｄがゝゝ０”のときに、そのメモリセルに欠陥かなく
ても、誤ｌす訂正（ｉ号ＦｉＯか形成さｎてし筐うので
、七ｒＬを禁止するためのものである。丁なわち、ヒユ
ーズＦ２とこｎに直列接続さ］゛したＭＯ８Ｆ’ＥＴＱ
Ｉ２のゲートに上記畳込用の内部端子φＰｌを接続して
いる。なお、手配Ｍ　ＯＳ　ＩＩ’ＥＴＱ＋ｚには、上
自山司様な高抵抗Ｒ２か並列に設けらｎて因る。

上記アドレス情報の各ビット比軟出力と、上記Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ１０のドレイン出力とに、正論理でノ
アゲート（ＮＯＲ）全構成するＭｏ５ｒＥＴＱ＋ないし
Ｑ＋ｏのゲートに伝えらｆｌこのノアゲートの出力から
上記誤筐＃）！］正ＩＢ号ＥＯを侍るものでるる。

上記構成の回路か１組とさｎ、ｔつの欠陥メモリセルの
救済が行なわｎる。したかつて、ｍ個のメモリセルの欠
陥を救済するためには、上記同様な回路かｍ個用意ざｎ
るものである。；ｆニジて、こｎらのｍ個の上記同様な
誤まり削正イぎ号に１オア回路（図示せず）全通して、
上記排他的論理和回路１０に伝えらｎる。

不良メモリセルのアドレス書込みｅゴ、次のように行な
わｎる。物に制限ざｎないか、筐ず、土日己メモリアレ
イ１の全ビットの杭用しチェックか行なわｎＸ書き込ん
だデータと読み川したデータと−ｔｒｓ一致シないメモ
リセルのアドレスか検出さｎる。

セし、で、この不良メモリセルのアドレス情報ハ、外部
アドレス端子Ａ１から人力さｎる。この実施例では、上
記アドレス情報に従ってアドレスバッファ２で形成さｎ
た反転アドレス信号ａ　（１””’　ａ　ｎか、上記不
良アドレス配憶回路８への入カデータ（曹反転アドレス
信号ａ１１〜吋か、上ＩじＭｏｓｐｇｒＱｌ等のゲート
に伝えらｎる。そして、内部端子φＰｌ全ハイレベルに
すると、上記書込アドレスｉかゝゝ１〃（ハイレベル）
ならば、ＭＯＳＦ’ＫＴＱ１かオンして、ＭＯ８ＦＥＴ
Ｑ、をオフをせるので、フユーズＦｔＫσ溶断電流か流
ｎな−ので、フユーズｐＨか浴助さ几な−。−万、上記
書込アドレスａＱかゝＸＯ″（ロウレベル）ならば、Ｍ
Ｏ８ＦＥＴＱ五かオフして、Ｍｏ５ＦＥＴＱｓがオンす
るので、フユーズＦ１にｉＷｒｍ流が流ｎて、その溶陣
丁を行なう。

他のアドレスａ１〜ａＱにつめても同様である。

筐に１上記内部端子φＰＩのハイレベルにより、ＭＯ８
ＩＩ’ＪＵＴＱ、２かオンして、フユーズＦ２の溶断が
自動的に行なわｎる。

このようにして、不良メモリセル７選ぶアドレス（不良
アドレス）か奎き込まｒＬる。

上呂己不良アドレスか書込ぽｎな込ものについては、フ
ーーズＦ２の的前か行なわｎないあで、アドレスａ（１
，〜ａｎか丁べてゝ０”のときでも、ＭＯ８Ｆ　Ｉ　Ｔ
　Ｑｔｏかオンしているので、ぬまり訂正１ｇ号ｗ　■
Ｃ，”にすることはな−。

土日己書込以外のとき、例えば、ＲＯＭの読み出し動作
のとき、端子φア、にフローティング状態とさｎる。し
たかつて、例えば、ＲＯＭの読み出し動作のとさ、フユ
ーズＦ、、Ｆ２か溶向きｎでいると、冒抵抗Ｒｌ　　＋
　ＲＲにエリＭＯ８ＦＥＴＱ２゜Ｑ１２のドレイン出力
はロウレベルとなる。

今、フユーズＦＩか溶断き几ていない場合（第２図に示
さｎている不良アドレス記憶回路に、七の円谷カゝゝｏ
ｌのアドレスａ（１の書き込みが行なわｎていると＠）
に［Ｍｏ５ＦＥＴＱｓ　ｎｉオフＬ、、ＭＯ８Ｆｆｆｉ
ＴＱｓがオフしている。したかつて、読出しアドレスａ
Ｑか９１”のときには、この１１″Ｚ）ｉＭＯ８Ｆ）Ｃ
ＴＱ、”ｉ通してＭＯ８ＦＦｌｉＴＱ７（１）ゲートに
伝えら几てＭｏ５ＦＥＴＱｓ　ｋオンさせるので、不良
アドレス配憶回路に配憔さｎｆｃアドレスａ（１と続出
しアドレスａＱとは、不一致になる。一方、胱出しアド
レスａｏか１０“のときには、このＳＳ　ｏ　／７かＭ
ｏ５ＦＥＴＱｓ　ｋ逍してＭＯ８ＦＥＴＱ７のゲートに
伝えらｎ、Ｍｏ５ＦＥＴＱｓ　全、オフさせるので、不
良アドレス配憶回路に４＠込まｎたアドレスａ０と読み
出レアドレスａＱ、とが一致することになる。

［飢フユーズＦ１か溶断さ几ている場合（第２図に示さ
ｒしている不良アドレス記憶回路に、その内容がゝゝ１
”のアドレスａ（１の４＠込みか行なわｎていると＠）
にはＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｌｌかオンし、Ｍｏ５
ＦＥＴＱｓかオフしている。したがって、読出しアドレ
ス−にτがゝゝｌ”のとさくａＯかゝゝ０〃）には、上
記同様に不一致となり、胱ａ１シアドレスーー；゛カー
〇”のとき（ａＯカーｌ”　）には・土ｄ己１川様に一
致となる。

他のビットａｌ〜ａｆｉについても、上記同様に丁べて
一致状態であり、ＭＯ８ＦＥＴＱ７　ないしＱ９かオフ
（ＱｔｏはフユーズＦ２の溶断により常にオフしている
）のときに、不良メモリセルの恍出しであることか識別
さｎ１上記比較回路は、上記誤まり訂正１ｇ号ＥＣ全ゝ
ｌ”にする。排他的論理和回路１０は、このゝゝ１“の
信号ＫＯと、不良メモリセルからの情報を受けて、その
情報の誤まり訂りを竹なう。

上−己不良メモリセルの胱出し判定は、メモリアレイの
選択動作と並行に行なわ７ｔ、その読出し出力かセンス
アンプ５から出力さｎるときには、誤まシ訂正信号ＥＣ
が形成されている。したがって、この実施例の誤まり訂
正方式では、胱出しアクセスの時間運ｎに排他的論理和
回路１段分のみとなって、七の遅延時間は極めて小さい
ので、誤まり訂正機能を付加しても読出しアクセスの高
速化ケ図ることかできる。

また、誤まり訂正のために、ｇａｏ回路を用いＩｉ！ｆ
合、多くの冗長ビットか６賛とさｎるが、この発明に従
えば、冗長ビットか不用でろるので、メモリアレイの占
Ｍ面槓を増太避せることはない。

そして、上記不良アドレスを検出する回路は、ＥＯＯ回
路に比べて簡単な構成であるので、誤まり訂正機能を付
加してもＲＯＭのチップサイズを小さくできる。

なお、上記不良メモリセルの検出及び不良メモリセルの
アドレス曹込は、牛尋体ウェハ上にＲＯＭか完成括ｎπ
時点で行なわｒＬ、畳込みのための端子φＰ１等ぼＰり
部停子とじて形成しておくたけでよいので、ＲＯＭか完
成さｎた時点でに外部端子か増加下ることはな−。

この発明に、Ｍｌｌ配実施例に限定さｎな−。

ヒユーズ手段は、金ｔ４ｆＩＭを用いるもの、又はＭＯ
８ＦＥＴ’ｊ破壊させるもの等伺んであってもよい。址
＊、ＦＲＯＭ　、ＩＵＰＲＯＭにおいては、上記フユー
ズ＋攻をメモリセルと１＋５１様なＭＯ８ｌ］’ＥＴと
して、不良アドレスを曹込むように下るものであっても
よい。でらに、メモリアレイはマスクＲＯＭとして、不
良アドレス′？ＣＰＲＯＭ又ｆｉＢＰＲＯＭをオＵ用し
て書込むようにするものとしてもよい。

さらに、１つのアドレスでｎ個のメモリセルケ指定して
ｎビットの読出しデータ紫得るものにおいてに、上昭不
艮アドレスの指定とともに、その不良ビット桁値も書込
む工うにして、この不良ビット桁数信号により、ｎ個の
排他的論理和を選択的に動作ａぜて、特定の不良データ
のみ全訂正ちぜる２りに丁几はニー。

【図面の簡単な説明】

第１νＩＵ、この発明の一実施例を示すブロック図、 第２図に、その要部一実施例を示す回路図である。 ｌ・・・メモリアレイ、２・・・アドレスバッファ、３
・・・Ｘデコーダ、４・・・Ｙ７”：７−タ、５・・・
センスアンプ、６・・・出力バッファ、７・・・クロッ
ク発生回路、８・・・不良アドレヌ配置、ｉ回路、９・
・・比軟回路、１υ・・・誤１り訂正回路。 第　　１　　図 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、不良メモリセルのアドレス情報葡配憎させる手段と
   、この不良アドレスと人力アドレスとｒ受ける比較一致
   検出回路と、この比較一致４ｇ号ｗｕ４まり訂正信号と
   して不良メモリセルからの続吊し信号７反転きせる誤１
   り訂正回路とｒ設けたことｒ％徴とする半導体ＲＯＭ。 ２　上Ｍｔ不良メモリセルのアドレス情＠ｈ配ｔ＊石せ
   る手段は、フェーズ手段の溶断により不良アドレス情報
   の書込みか行なわｎるものであることｒ性徴とする特ｉ
   ？′ｆ請求の範囲第１項記載の半導体ＲＭ０ ３、上記誤１り訂正回路は、排他的論理和回路で構成さ
   ｎるものであることｒ特徴とする特許請求の範囲第１又
   は第２項ｇｂ載の半導体ＲＯＭ。 ４、特許請求の範囲第１．第２又は第３項記載の半導体
   ＲＯＭは、ＭＯＳＦＥＴで構成さｎだマスク型ＲＯＭ’
   ｔ’めることｔ特徴とする半導体ＲＯＭ０