JPH0785534B2 - パルス電流出力回路 - Google Patents
パルス電流出力回路Info
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- JPH0785534B2 JPH0785534B2 JP7288288A JP7288288A JPH0785534B2 JP H0785534 B2 JPH0785534 B2 JP H0785534B2 JP 7288288 A JP7288288 A JP 7288288A JP 7288288 A JP7288288 A JP 7288288A JP H0785534 B2 JPH0785534 B2 JP H0785534B2
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Description
本発明は、負荷に、入力されるパルスに基ずくパルス電
流を出力させるパルス電流出力回路に関する。
流を出力させるパルス電流出力回路に関する。
従来、第２図を伴って次に述べるパルス電流出力回路が
提案されている。 すなわち、コレクタを、負荷Ｌを通じて、一端を電源端
E2（接地）に接続している駆動用電源VDの他端（正極
側）に接続されている電源端E1に接続し、ベースを一端
を電源端E2（接地）に接続しているパルス信号源Ｓの他
端に接続しているNPN型のトランジスタQ1を有する。 また、コレクタを電源端E1に接続し、ベースを、一端を
接地に接続している参照用電源VRの他端（正極側）に接
続しているNPN型のトランジスタQ2を有する。 さらに、コレクタをトランジスタQ1及びQ2のエミッタに
接続し、ベースを、抵抗R1を通じて、一端を電源端E2
（接地）に接続している電流設定用電源VS1の他端（正
極側）に接続し、エミッタを定電流回路Ｈを通じて電源
端E2に接続しているNPN型のトランジスタQ3を有する。 また、コレクタを電源端E1に接続し、ベースを他の抵抗
R2を通じて、一端を電源端E2（接地）に接続している他
の電流設定用電源VS2の他端（正極側）に接続し、エミ
ッタを定電流回路Ｈを通じて電源端E2に接続しているNP
N型のトランジスタQ4を有する。 以上が、従来提案されているパルス電流出力回路の一例
構成である。 また、従来、第３図に示すように、第２図で上述した従
来のパルス電流出力回路において、そのトランジスタQ3
のベースと電源端E2との間に電圧変動抑圧用容量素子CS
が接続されていることを除いて、第２図で上述した従来
のパルス電流出力回路と同様の構成を有するパルス電流
出力回路も提案されている。 第２図及び第３図に示す従来のパルス電流出力回路によ
れば、パルス信号源Ｓから、パルス信号が、参照用電源
VRからトランジスタQ2のベースに与えられる参照用電圧
よりも高い電圧値で得られる場合、トランジスタQ1及び
Q2がそれぞれオン及びオフ状態になる。また、このと
き、トランジスタQ3及びQ4のベースには、それぞれ電流
設定用電源VS1及びVS2から抵抗R1及びR2を通じて電流設
定用電圧が与えられている。 このため、駆動電源VDから、電源端E1、負荷Ｌ、トラン
ジスタQ3及び定電流回路Ｈをそれらの順に通ってパルス
信号の基ずくパルス電流IPが流れ、また、このとき、ト
ランジスタQ4に、駆動用電源VD側から、定電流回路Ｈを
通って電流I4が流れている。 負荷Ｌに流れるパルス電流IPと、トランジスタQ4に流れ
る電流とは、トランジスタQ3及びQ4のベースにそれぞれ
与えられている電流設定用電圧の値の比に応じた比の値
を有する。 また、パルス信号が参照用電圧よりも低い電圧値で得ら
れる場合、トランジスタQ1及びQ2がそれぞれオフ及びオ
ン状態になるので、負荷Ｌには、上述したパルス電流IP
は流れない。 従って、第２図及び第３図に示す従来のパルス電流出力
回路によれば、負荷Ｌに、入力されるパルス信号に基づ
くパルス電流を、電流設定用電圧源VS1及びVS2からそれ
ぞれ得られる電流設定用電圧の比の値に応じた値で出力
させる、という機能を有する。
提案されている。 すなわち、コレクタを、負荷Ｌを通じて、一端を電源端
E2（接地）に接続している駆動用電源VDの他端（正極
側）に接続されている電源端E1に接続し、ベースを一端
を電源端E2（接地）に接続しているパルス信号源Ｓの他
端に接続しているNPN型のトランジスタQ1を有する。 また、コレクタを電源端E1に接続し、ベースを、一端を
接地に接続している参照用電源VRの他端（正極側）に接
続しているNPN型のトランジスタQ2を有する。 さらに、コレクタをトランジスタQ1及びQ2のエミッタに
接続し、ベースを、抵抗R1を通じて、一端を電源端E2
（接地）に接続している電流設定用電源VS1の他端（正
極側）に接続し、エミッタを定電流回路Ｈを通じて電源
端E2に接続しているNPN型のトランジスタQ3を有する。 また、コレクタを電源端E1に接続し、ベースを他の抵抗
R2を通じて、一端を電源端E2（接地）に接続している他
の電流設定用電源VS2の他端（正極側）に接続し、エミ
ッタを定電流回路Ｈを通じて電源端E2に接続しているNP
N型のトランジスタQ4を有する。 以上が、従来提案されているパルス電流出力回路の一例
構成である。 また、従来、第３図に示すように、第２図で上述した従
来のパルス電流出力回路において、そのトランジスタQ3
のベースと電源端E2との間に電圧変動抑圧用容量素子CS
が接続されていることを除いて、第２図で上述した従来
のパルス電流出力回路と同様の構成を有するパルス電流
出力回路も提案されている。 第２図及び第３図に示す従来のパルス電流出力回路によ
れば、パルス信号源Ｓから、パルス信号が、参照用電源
VRからトランジスタQ2のベースに与えられる参照用電圧
よりも高い電圧値で得られる場合、トランジスタQ1及び
Q2がそれぞれオン及びオフ状態になる。また、このと
き、トランジスタQ3及びQ4のベースには、それぞれ電流
設定用電源VS1及びVS2から抵抗R1及びR2を通じて電流設
定用電圧が与えられている。 このため、駆動電源VDから、電源端E1、負荷Ｌ、トラン
ジスタQ3及び定電流回路Ｈをそれらの順に通ってパルス
信号の基ずくパルス電流IPが流れ、また、このとき、ト
ランジスタQ4に、駆動用電源VD側から、定電流回路Ｈを
通って電流I4が流れている。 負荷Ｌに流れるパルス電流IPと、トランジスタQ4に流れ
る電流とは、トランジスタQ3及びQ4のベースにそれぞれ
与えられている電流設定用電圧の値の比に応じた比の値
を有する。 また、パルス信号が参照用電圧よりも低い電圧値で得ら
れる場合、トランジスタQ1及びQ2がそれぞれオフ及びオ
ン状態になるので、負荷Ｌには、上述したパルス電流IP
は流れない。 従って、第２図及び第３図に示す従来のパルス電流出力
回路によれば、負荷Ｌに、入力されるパルス信号に基づ
くパルス電流を、電流設定用電圧源VS1及びVS2からそれ
ぞれ得られる電流設定用電圧の比の値に応じた値で出力
させる、という機能を有する。
しかしながら、第２図に示す従来のパルス電流出力回路
の場合、トランジスタQ1及びQ2がそれぞれオン及びオフ
状態になるパルス信号の立上りの過渡時において、トラ
ンジスタQ1のベース・エミッタ間抵抗が過渡的にパルス
信号の立上りの過渡時以外の定常時における場合に比し
低下変動するので、トランジスタQ3のコレクタ電圧が、
過渡的に、パルス信号の立上りの過渡時以外の定常時に
おける場合に比し上昇変動する。そして、その変動分
が、トランジスタQ3のコレクタ・ベース間容量C3を介し
てトランジスタQ3のベースに与えられる。 従って、第２図に示す従来のパルス電流出力回路の場
合、トランジスタQ3に流れる電流、従って、負荷に流れ
るパルス電流IPが、過渡的に、パルス信号の定常時にお
ける場合に比し増加変動する、という欠点を有してい
た。 また、第４図に示す従来のパルス電流出力回路の場合、
トランジスタQ3のベースと電源端E2との間に電圧変動抑
圧用容量素子CSが接続されているので、パルス信号の立
上りの過渡的において、トランジスタQ3のベース電圧
が、上述したように、過渡的に増加変動するとき、トラ
ンジスタQ3のベースと電源端E2との間の等価インピーダ
ンスが、過渡的に、パルス信号の定常時における場合に
比し低下変動する。このため、第２図で上述した従来の
パルス電流出力回路の場合においてトランジスタQ3のベ
ース電圧が過渡的に増加変動せんとするのが抑圧され、
よって、パルス電流が過渡的に増加変動せんとするのが
抑圧される。 しかしながら、その抑圧効果は、電圧変動抑圧用素子CS
の容量値を大にすればする程大になるにしても、その容
量値を大にするのに、パルス電流出力回路を全体とし
て、小さな面積を有する基板を用いて、半導体集積化せ
んとすることなどからくる一定の限定を有することか
ら、上述した抑圧効果を十分満足させることができない
ともに、電流変動抑圧用容量素子CSの容量値を大とすれ
ば、電流設定用電源VS1及びVS2の電流設定用電圧の値を
高速に変化させた場合、それら電流設定用電圧の値が変
化に急速に追随してトランジスタQ3及びQ4のベースに与
えられず、よって、パルス電流IPの値を高速に変化させ
ることができない、という欠点を有していた。 よって、本発明は、上述した欠点のない、新規なパルス
電流出力回路を提案せんとするものである。
の場合、トランジスタQ1及びQ2がそれぞれオン及びオフ
状態になるパルス信号の立上りの過渡時において、トラ
ンジスタQ1のベース・エミッタ間抵抗が過渡的にパルス
信号の立上りの過渡時以外の定常時における場合に比し
低下変動するので、トランジスタQ3のコレクタ電圧が、
過渡的に、パルス信号の立上りの過渡時以外の定常時に
おける場合に比し上昇変動する。そして、その変動分
が、トランジスタQ3のコレクタ・ベース間容量C3を介し
てトランジスタQ3のベースに与えられる。 従って、第２図に示す従来のパルス電流出力回路の場
合、トランジスタQ3に流れる電流、従って、負荷に流れ
るパルス電流IPが、過渡的に、パルス信号の定常時にお
ける場合に比し増加変動する、という欠点を有してい
た。 また、第４図に示す従来のパルス電流出力回路の場合、
トランジスタQ3のベースと電源端E2との間に電圧変動抑
圧用容量素子CSが接続されているので、パルス信号の立
上りの過渡的において、トランジスタQ3のベース電圧
が、上述したように、過渡的に増加変動するとき、トラ
ンジスタQ3のベースと電源端E2との間の等価インピーダ
ンスが、過渡的に、パルス信号の定常時における場合に
比し低下変動する。このため、第２図で上述した従来の
パルス電流出力回路の場合においてトランジスタQ3のベ
ース電圧が過渡的に増加変動せんとするのが抑圧され、
よって、パルス電流が過渡的に増加変動せんとするのが
抑圧される。 しかしながら、その抑圧効果は、電圧変動抑圧用素子CS
の容量値を大にすればする程大になるにしても、その容
量値を大にするのに、パルス電流出力回路を全体とし
て、小さな面積を有する基板を用いて、半導体集積化せ
んとすることなどからくる一定の限定を有することか
ら、上述した抑圧効果を十分満足させることができない
ともに、電流変動抑圧用容量素子CSの容量値を大とすれ
ば、電流設定用電源VS1及びVS2の電流設定用電圧の値を
高速に変化させた場合、それら電流設定用電圧の値が変
化に急速に追随してトランジスタQ3及びQ4のベースに与
えられず、よって、パルス電流IPの値を高速に変化させ
ることができない、という欠点を有していた。 よって、本発明は、上述した欠点のない、新規なパルス
電流出力回路を提案せんとするものである。
本発明によるパルス電流出力回路は、第２図で上述した
従来のパルス電流出力回路の場合と同様に、コレクタを
負荷を通じて第１の電源端に接続し、ベースをパルス信
号源に接続している第１のトランジスタと、コレクタを
上記第１の電源端に接続し、ベースを参照用電源に接続
している第２のトランジスタと、コレクタを上記第１及
び第２のトランジスタのエミッタに接続し、ベースを第
１の電流設定用電源に接続し、エミッタを定電流回路を
通じて上記第１の電源端と対になる第２の電源端に接続
している第３のトランジスタと、コレクタを上記第１の
電源端に接続し、ベースを第２の電流設定用電源に接続
し、エミッタを上記定電流回路を通じて上記第２の電源
端に接続している第４のトランジスタとを有する。 しかしながら、本発明によるパルス電流出力回路は、こ
のような構成を有するパルス電流出力回路において、上
記第４のトランジスタのコレクタと上記第１の電源端と
の間に、ベースを上記パルス信号源に接続している第５
のトランジスタが、そのコレクタを上記第１の電源端に
接続し、エミッタを上記第４のトランジスタのコレクタ
に接続した関係で介挿されているとともに、ベースを上
記参照用電源に接続している第６のトランジスタが、そ
のコレクタを上記第１の電源端に接続し、エミッタを上
記第４のトランジスタのコレクタに接続した関係で介挿
されている。
従来のパルス電流出力回路の場合と同様に、コレクタを
負荷を通じて第１の電源端に接続し、ベースをパルス信
号源に接続している第１のトランジスタと、コレクタを
上記第１の電源端に接続し、ベースを参照用電源に接続
している第２のトランジスタと、コレクタを上記第１及
び第２のトランジスタのエミッタに接続し、ベースを第
１の電流設定用電源に接続し、エミッタを定電流回路を
通じて上記第１の電源端と対になる第２の電源端に接続
している第３のトランジスタと、コレクタを上記第１の
電源端に接続し、ベースを第２の電流設定用電源に接続
し、エミッタを上記定電流回路を通じて上記第２の電源
端に接続している第４のトランジスタとを有する。 しかしながら、本発明によるパルス電流出力回路は、こ
のような構成を有するパルス電流出力回路において、上
記第４のトランジスタのコレクタと上記第１の電源端と
の間に、ベースを上記パルス信号源に接続している第５
のトランジスタが、そのコレクタを上記第１の電源端に
接続し、エミッタを上記第４のトランジスタのコレクタ
に接続した関係で介挿されているとともに、ベースを上
記参照用電源に接続している第６のトランジスタが、そ
のコレクタを上記第１の電源端に接続し、エミッタを上
記第４のトランジスタのコレクタに接続した関係で介挿
されている。
本発明のよるパルス電流出力回路によれば、パルス信号
源から、パルス信号が、参照用電源から第２のトランジ
スタに与えられる参照用電圧よりも高い電圧値で得られ
る場合、第２図で上述した従来のパルス電流出力回路の
場合と同様に、第１及び第２のトランジスタがそれぞれ
オン及びオフ状態にあるが、この場合、第５及び第６の
トランジスタもそれぞれオン及びオフ状態になり、ま
た、パルス信号が、参照用電圧よりも低い電圧値である
場合、第２図で上述した従来のパルス電流出力回路の場
合と同様に、第１及び第２のトランジスタがそれぞれオ
フ及びオン状態になるが、この場合、第５及び第６のト
ランジスタもそれぞれオフ及びオン状態になる。このた
め、トランジスタQ4に、そのコレクタと電源端E1との間
にトランジスタQ5およQ6が介挿されていず、トランジス
タQ4のコレクタが電源端E1に接続されている第２図で上
述した従来のパルス電流出力回路の場合と同様に、電流
が流れる。 よって、本発明によるパルス電流出力回路も、詳細説明
を省略するが、第２図で上述した従来のパルス電流出力
回路の場合と同様に、負荷に、入力されるパルス信号に
基ずくパルス電流を、第１及び第２の電流設定用電源か
らそれぞれ得られる電流設定電圧の比に応じた値で出力
させる機能が得られる。 しかしながら、本発明によるパルス電流出力回路の場
合、第１及び第２のトランジスタがそれぞれオン及びオ
フ状態になるパルス信号の立上りの過渡時において、第
２図で上述した従来のパルス電流出力回路の場合と同様
に、第１のトランジスタのベース・エミッタ間抵抗が過
渡的に変動し、このため、第３のトランジスタのコレク
タ電圧が過渡的に変動し、その変動分が第３のトランジ
スタのコレクタ・エミッタ間容量を介して第３のトラン
ジスタのベースに与えられ、それによって、第３のトラ
ンジスタのベース電圧が過渡的に変動するが、このと
き、第５のトランジスタのベース・エミッタ間抵抗も過
渡的に変動し、このため、第４のトランジスタのコレク
タ電圧も過渡的に変動し、その変動分が、第４のトラン
ジスタのコレクタ・ベース間容量を介して、第４のトラ
ンジスタのベースに与えられ、それによって、第４のト
ランジスタのベース電圧も過渡的に変動する。 このため、第３のトランジスタのベース電圧が過渡的に
変動することによって第３のトランジスタ、従って、負
荷に流れるパルス電流が過渡的に変動せんとするのが、
第４及び第５のトランジスタを通って流れる電流が過渡
的に変動することで、抑圧される。 そして、この場合、第１及び第５のトランジスタの特性
などを予め適当に選定することによって、第３及び第４
のトランジスタのベース電圧の値の過渡時における比
を、定常時における比とほぼ等しくすることができるの
で、負荷に対するパルス電流を過渡時においても実質的
に変動させなくすることができる。 また、このような効果は、第３図で上述した従来のパル
ス電流出力回路における電流変動抑圧用容量素子を用い
ることなしに、得ることができるので、第２図で上述し
た従来のパルス電流出力回路について前述した欠点を伴
うことがない。
源から、パルス信号が、参照用電源から第２のトランジ
スタに与えられる参照用電圧よりも高い電圧値で得られ
る場合、第２図で上述した従来のパルス電流出力回路の
場合と同様に、第１及び第２のトランジスタがそれぞれ
オン及びオフ状態にあるが、この場合、第５及び第６の
トランジスタもそれぞれオン及びオフ状態になり、ま
た、パルス信号が、参照用電圧よりも低い電圧値である
場合、第２図で上述した従来のパルス電流出力回路の場
合と同様に、第１及び第２のトランジスタがそれぞれオ
フ及びオン状態になるが、この場合、第５及び第６のト
ランジスタもそれぞれオフ及びオン状態になる。このた
め、トランジスタQ4に、そのコレクタと電源端E1との間
にトランジスタQ5およQ6が介挿されていず、トランジス
タQ4のコレクタが電源端E1に接続されている第２図で上
述した従来のパルス電流出力回路の場合と同様に、電流
が流れる。 よって、本発明によるパルス電流出力回路も、詳細説明
を省略するが、第２図で上述した従来のパルス電流出力
回路の場合と同様に、負荷に、入力されるパルス信号に
基ずくパルス電流を、第１及び第２の電流設定用電源か
らそれぞれ得られる電流設定電圧の比に応じた値で出力
させる機能が得られる。 しかしながら、本発明によるパルス電流出力回路の場
合、第１及び第２のトランジスタがそれぞれオン及びオ
フ状態になるパルス信号の立上りの過渡時において、第
２図で上述した従来のパルス電流出力回路の場合と同様
に、第１のトランジスタのベース・エミッタ間抵抗が過
渡的に変動し、このため、第３のトランジスタのコレク
タ電圧が過渡的に変動し、その変動分が第３のトランジ
スタのコレクタ・エミッタ間容量を介して第３のトラン
ジスタのベースに与えられ、それによって、第３のトラ
ンジスタのベース電圧が過渡的に変動するが、このと
き、第５のトランジスタのベース・エミッタ間抵抗も過
渡的に変動し、このため、第４のトランジスタのコレク
タ電圧も過渡的に変動し、その変動分が、第４のトラン
ジスタのコレクタ・ベース間容量を介して、第４のトラ
ンジスタのベースに与えられ、それによって、第４のト
ランジスタのベース電圧も過渡的に変動する。 このため、第３のトランジスタのベース電圧が過渡的に
変動することによって第３のトランジスタ、従って、負
荷に流れるパルス電流が過渡的に変動せんとするのが、
第４及び第５のトランジスタを通って流れる電流が過渡
的に変動することで、抑圧される。 そして、この場合、第１及び第５のトランジスタの特性
などを予め適当に選定することによって、第３及び第４
のトランジスタのベース電圧の値の過渡時における比
を、定常時における比とほぼ等しくすることができるの
で、負荷に対するパルス電流を過渡時においても実質的
に変動させなくすることができる。 また、このような効果は、第３図で上述した従来のパル
ス電流出力回路における電流変動抑圧用容量素子を用い
ることなしに、得ることができるので、第２図で上述し
た従来のパルス電流出力回路について前述した欠点を伴
うことがない。
次に、第１図を伴って本発明によるパルス電流出力回路
の第１の実施例を述べよう。 第１図において、第２図との対応部分には同一符号を付
して詳細説明を省略する。 第１図に示す本発明によるパルス電流出力回路は、次の
事項を除いて、第３図で上述した従来のパルス電流出力
回路と同様の構成を有する。 すなわち、トランジスタQ4のコレクタと、電源端E1との
間に、ベースを一端を電源端E2（接地）に接続している
パルス信号源の他端に接続しているトランジスタQ5が、
そのコレクタを電源端E1に接続し、エミッタをNPN型の
トランジスタQ4のコレクタに接続した関係で介挿されて
いる。 また、トランジスタQ4のコレクタと、電源端E1との間
に、ベースを、一端を電源端E2（接地）に接続している
参照用電源VRの他端に接続しているNPN型のトランジス
タQ6が、そのコレクタを電源端E1に接続し、エミッタを
トランジスタQ4のコレクタに接続した関係で介挿されて
いる。 以上が、本発明によるパルス電流出力回路の実施例の構
成である。 このような構成を有する本発明によるパルス電流出力回
路によれば、上述した事項を除いて、第２図で上述した
従来のパルス電流出力回路の場合と同様の構成を有す
る。 そして、パルス信号源Ｓから、パルス信号が、参照用電
源VRからトランジスタQ2に与えられる参照用電圧よりも
高い電圧値で得られる場合、第２図で上述した従来のパ
ルス電流出力回路の場合と同様に、トランジスタQ1及び
Q2がそれぞれオン及びオフ状態になる。しかしながら、
この場合、トランジスタQ5及びQ6もそれぞれオン及びオ
フ状態になる。 また、パルス信号が、参照用電圧よりも低い電圧値であ
る場合、第２図で上述した従来のパルス電流出力回路の
場合と同様に、トランジスタQ1及びQ2がそれぞれオフ及
びオン状態になる。しかしながら、この場合、トランジ
スタQ5及びQ6もそれぞれオフ及びオン状態になる。 このため、トランジスタQ4に、そのコレクタと電源端E1
との間にトランジスタQ5及びQ6が介挿されていず、トラ
ンジスタQ4のコレクタが電源端E1に接続されている第２
図で上述した従来のパルス電流出力回路の場合と同様
に、電流が流れる。 よって、第１図に示す本発明によるパルス電流出力回路
も、詳細説明を省略するが、第２図で上述した従来のパ
ルス電流出力回路の場合と同様に、負荷Ｌに、入力され
るパルス信号に基ずくパルス電流を、電流設定用電源VS
1及びVS2からそれぞれ得られる電流設定電圧の比に応じ
た値で出力させる機能が得られる。 しかしながら、第１図に示す本発明によるパルス電流出
力回路の場合、トランジスタQ1及びQ2がそれぞれオン及
びオフ状態になるパルス信号の立上りの過渡時におい
て、第２図で上述した従来のパルス電流出力回路の場合
と同様に、トランジスタQ1のベース・エミッタ間抵抗が
過渡的に変動し、このため、トランジスタQ3のコレクタ
電圧が過渡的に変動し、その変動分がトランジスタQ3の
コレクタ・エミッタ間容量を介してトランジスタQ3のベ
ースに与えられ、それによって、トランジスタQ3のベー
ス電圧が過渡的に変動するが、トランジスタQ5のベース
・エミッタ間抵抗も過渡的に変動し、このため、トラン
ジスタQ4のコレクタ電圧が過渡的に変動し、その変動分
が、トランジスタQ4のコレクタ・ベース間容量を介して
トランジスタQ4のベースに与えられ、それによって、ト
ランジスタQ4のベース電圧が過渡的に変動する。 このため、トランジスタQ3のベース電圧が過渡的に変動
することによってトランジスタQ3、従って、負荷Ｌに流
れるパルス電流が過渡的に変動せんとするのが、トラン
ジスタQ4及びQ5を通って流れる電流が過渡的に変動する
ことで、抑圧させる。 そして、この場合、トランジスタQ1及びQ5の特性などを
予め適当に選定することによって、トランジスタQ3及び
Q4のベース電圧の値の過渡時における比定常時における
比とほぼ等しくすることができるので、負荷Ｌに対する
パルス電流を過渡時においても実質的に変化させなくす
ることができる。 また、このような効果は、第３図で上述した従来のパル
ス電流出力回路における電流変動抑圧用容量素子CSを用
いることなしに、得ることができるので、第３図で上述
した従来のパルス電流出力回路について前述した欠点を
伴うことがない。 なお、上述においては、本発明によるパルス電流出力回
路の１つの実施例を示したに過ぎず、第１図で上述した
本発明によるパルス電流出力回路の構成において、その
NPN型のトランジスタQ1〜Q6のそれぞれをPNP型のトラン
ジスタに代え、これに応じて駆動用電源VD、参照用電源
VR、電流設定用電源VS1及びVS2の極性を第１図で上述し
た場合とは逆の極性に代え、第１図で上述したと同様の
作用効果を得るようにすることもでき、その他、本発明
の精神を脱することなしに、種々の変型、変更をなし得
るであろう。
の第１の実施例を述べよう。 第１図において、第２図との対応部分には同一符号を付
して詳細説明を省略する。 第１図に示す本発明によるパルス電流出力回路は、次の
事項を除いて、第３図で上述した従来のパルス電流出力
回路と同様の構成を有する。 すなわち、トランジスタQ4のコレクタと、電源端E1との
間に、ベースを一端を電源端E2（接地）に接続している
パルス信号源の他端に接続しているトランジスタQ5が、
そのコレクタを電源端E1に接続し、エミッタをNPN型の
トランジスタQ4のコレクタに接続した関係で介挿されて
いる。 また、トランジスタQ4のコレクタと、電源端E1との間
に、ベースを、一端を電源端E2（接地）に接続している
参照用電源VRの他端に接続しているNPN型のトランジス
タQ6が、そのコレクタを電源端E1に接続し、エミッタを
トランジスタQ4のコレクタに接続した関係で介挿されて
いる。 以上が、本発明によるパルス電流出力回路の実施例の構
成である。 このような構成を有する本発明によるパルス電流出力回
路によれば、上述した事項を除いて、第２図で上述した
従来のパルス電流出力回路の場合と同様の構成を有す
る。 そして、パルス信号源Ｓから、パルス信号が、参照用電
源VRからトランジスタQ2に与えられる参照用電圧よりも
高い電圧値で得られる場合、第２図で上述した従来のパ
ルス電流出力回路の場合と同様に、トランジスタQ1及び
Q2がそれぞれオン及びオフ状態になる。しかしながら、
この場合、トランジスタQ5及びQ6もそれぞれオン及びオ
フ状態になる。 また、パルス信号が、参照用電圧よりも低い電圧値であ
る場合、第２図で上述した従来のパルス電流出力回路の
場合と同様に、トランジスタQ1及びQ2がそれぞれオフ及
びオン状態になる。しかしながら、この場合、トランジ
スタQ5及びQ6もそれぞれオフ及びオン状態になる。 このため、トランジスタQ4に、そのコレクタと電源端E1
との間にトランジスタQ5及びQ6が介挿されていず、トラ
ンジスタQ4のコレクタが電源端E1に接続されている第２
図で上述した従来のパルス電流出力回路の場合と同様
に、電流が流れる。 よって、第１図に示す本発明によるパルス電流出力回路
も、詳細説明を省略するが、第２図で上述した従来のパ
ルス電流出力回路の場合と同様に、負荷Ｌに、入力され
るパルス信号に基ずくパルス電流を、電流設定用電源VS
1及びVS2からそれぞれ得られる電流設定電圧の比に応じ
た値で出力させる機能が得られる。 しかしながら、第１図に示す本発明によるパルス電流出
力回路の場合、トランジスタQ1及びQ2がそれぞれオン及
びオフ状態になるパルス信号の立上りの過渡時におい
て、第２図で上述した従来のパルス電流出力回路の場合
と同様に、トランジスタQ1のベース・エミッタ間抵抗が
過渡的に変動し、このため、トランジスタQ3のコレクタ
電圧が過渡的に変動し、その変動分がトランジスタQ3の
コレクタ・エミッタ間容量を介してトランジスタQ3のベ
ースに与えられ、それによって、トランジスタQ3のベー
ス電圧が過渡的に変動するが、トランジスタQ5のベース
・エミッタ間抵抗も過渡的に変動し、このため、トラン
ジスタQ4のコレクタ電圧が過渡的に変動し、その変動分
が、トランジスタQ4のコレクタ・ベース間容量を介して
トランジスタQ4のベースに与えられ、それによって、ト
ランジスタQ4のベース電圧が過渡的に変動する。 このため、トランジスタQ3のベース電圧が過渡的に変動
することによってトランジスタQ3、従って、負荷Ｌに流
れるパルス電流が過渡的に変動せんとするのが、トラン
ジスタQ4及びQ5を通って流れる電流が過渡的に変動する
ことで、抑圧させる。 そして、この場合、トランジスタQ1及びQ5の特性などを
予め適当に選定することによって、トランジスタQ3及び
Q4のベース電圧の値の過渡時における比定常時における
比とほぼ等しくすることができるので、負荷Ｌに対する
パルス電流を過渡時においても実質的に変化させなくす
ることができる。 また、このような効果は、第３図で上述した従来のパル
ス電流出力回路における電流変動抑圧用容量素子CSを用
いることなしに、得ることができるので、第３図で上述
した従来のパルス電流出力回路について前述した欠点を
伴うことがない。 なお、上述においては、本発明によるパルス電流出力回
路の１つの実施例を示したに過ぎず、第１図で上述した
本発明によるパルス電流出力回路の構成において、その
NPN型のトランジスタQ1〜Q6のそれぞれをPNP型のトラン
ジスタに代え、これに応じて駆動用電源VD、参照用電源
VR、電流設定用電源VS1及びVS2の極性を第１図で上述し
た場合とは逆の極性に代え、第１図で上述したと同様の
作用効果を得るようにすることもでき、その他、本発明
の精神を脱することなしに、種々の変型、変更をなし得
るであろう。
第１図は、本発明によるパルス電流出力回路の実施例を
示す接続図である。 第２図及び第３図は、従来のパルス電流出力回路を示す
接続図である。 Q1〜Q6……トランジスタ Ｓ……パルス信号源 Ｌ……負荷 VR……参照用電源 VS1、VS2……電流設定用電源 Ｈ……定電流回路 C3、C4……コレクタ・ベース間容量 R1、R2……抵抗
示す接続図である。 第２図及び第３図は、従来のパルス電流出力回路を示す
接続図である。 Q1〜Q6……トランジスタ Ｓ……パルス信号源 Ｌ……負荷 VR……参照用電源 VS1、VS2……電流設定用電源 Ｈ……定電流回路 C3、C4……コレクタ・ベース間容量 R1、R2……抵抗
Claims (1)
- 【請求項１】コレクタを負荷を通じて第１の電源端に接
続し、ベースをパルス信号源に接続している第１のトラ
ンジスタと、 コレクタを上記第１の電源端に接続し、ベースを参照用
電源に接続している第２のトランジスタと、 コレクタを上記第１及び第２のトランジスタのエミッタ
に接続し、ベースを第１の電流設定用電源に接続し、エ
ミッタを定電流回路を通じて上記第１の電源端と対にな
る第２の電源端に接続している第３のトランジスタと、
コレクタを上記第１の電源端に接続し、ベースを第２の
電流設定用電源に接続し、エミッタを上記定電流回路を
通じて上記第２の電源端に接続している第４のトランジ
スタとを有するパルス電流出力回路において、 上記第４のトランジスタのコレクタと、上記第１の電源
端との間に、ベースを上記パルス信号源に接続している
第５のトランジスタが、そのコレクタを上記第１の電源
端に接続し、エミッタを上記第４のトランジスタのコレ
クタに接続した関係で介挿されているとともに、ベース
を上記参照用電源に接続している第６のトランジスタ
が、そのコレクタを上記第１の電源端に接続し、エミッ
タを上記第４のトランジスタのコレクタに接続した関係
で介挿されていることを特徴とするパルス電流出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288288A JPH0785534B2 (ja) | 1988-03-27 | 1988-03-27 | パルス電流出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288288A JPH0785534B2 (ja) | 1988-03-27 | 1988-03-27 | パルス電流出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245609A JPH01245609A (ja) | 1989-09-29 |
| JPH0785534B2 true JPH0785534B2 (ja) | 1995-09-13 |
Family
ID=13502149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288288A Expired - Lifetime JPH0785534B2 (ja) | 1988-03-27 | 1988-03-27 | パルス電流出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785534B2 (ja) |
-
1988
- 1988-03-27 JP JP7288288A patent/JPH0785534B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01245609A (ja) | 1989-09-29 |
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