JPH0785554B2 - 多重方式 - Google Patents
多重方式Info
- Publication number
- JPH0785554B2 JPH0785554B2 JP23950387A JP23950387A JPH0785554B2 JP H0785554 B2 JPH0785554 B2 JP H0785554B2 JP 23950387 A JP23950387 A JP 23950387A JP 23950387 A JP23950387 A JP 23950387A JP H0785554 B2 JPH0785554 B2 JP H0785554B2
- Authority
- JP
- Japan
- Prior art keywords
- call processing
- digital subscriber
- multiplexing
- circuit
- subscriber line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多重方式に関し、特にISDN交換方式において加
入者線上のISDN呼処理信号を多重化する多重方式に関す
る。
入者線上のISDN呼処理信号を多重化する多重方式に関す
る。
第３図は従来の多重方式の一例を示すブロック図であ
る。ISDN加入者に接続された複数のディジタル加入者線
２′−m,2′−ｎはそれぞれラインターミネーション回
路（以下LTと記す）１′−m,1′−ｎによって終端され
る。LT1′−m,1′−ｎで抽出された呼処理信号は多重回
路（以下MUXと記す）４′によって多重され、１次群PCM
終端回路（以下L1と記す）６′を通して１次群PCM（又
は高次群PCM）伝送路７′へ送出される。
る。ISDN加入者に接続された複数のディジタル加入者線
２′−m,2′−ｎはそれぞれラインターミネーション回
路（以下LTと記す）１′−m,1′−ｎによって終端され
る。LT1′−m,1′−ｎで抽出された呼処理信号は多重回
路（以下MUXと記す）４′によって多重され、１次群PCM
終端回路（以下L1と記す）６′を通して１次群PCM（又
は高次群PCM）伝送路７′へ送出される。
この場合、各ディジタル加入者線２′−m,2′−ｎ上に
おける呼処理信号が占める帯域の加算された帯域が１次
群PCM伝送路７′上に必要となる。例えば、各ディジタ
ル加入者線上の呼処理信号が16kb/sの帯域を有し、且つ
合計ｉ本のディジタル加入者線が多重されれば、１次群
PCM伝送路７′上では（16×ｉ）kb/sの帯域が必要とな
る。
おける呼処理信号が占める帯域の加算された帯域が１次
群PCM伝送路７′上に必要となる。例えば、各ディジタ
ル加入者線上の呼処理信号が16kb/sの帯域を有し、且つ
合計ｉ本のディジタル加入者線が多重されれば、１次群
PCM伝送路７′上では（16×ｉ）kb/sの帯域が必要とな
る。
上述した従来の多重方式においては、PCM伝送路上に多
重されたディジタル加入者線の呼処理信号が必要とする
帯域の合計分だけの帯域が必要となり、PCM伝送路上の
かなりの帯域を呼処理信号の伝達のために消費してしま
うという欠点がある。
重されたディジタル加入者線の呼処理信号が必要とする
帯域の合計分だけの帯域が必要となり、PCM伝送路上の
かなりの帯域を呼処理信号の伝達のために消費してしま
うという欠点がある。
本発明の目的は、多数のディジタル加入者線上の呼処理
信号を多重化しても、１次群PCM又は高次群PCM伝送路上
での呼処理信号伝達のために必要とする帯域を少なくす
る多重方式を提供することにある。
信号を多重化しても、１次群PCM又は高次群PCM伝送路上
での呼処理信号伝達のために必要とする帯域を少なくす
る多重方式を提供することにある。
本発明によれば、ディジタル加入者線上の呼処理信号の
うちのレイヤ２のフラグとビット誤り検出をするシリア
ルデータインタフェース回路と、このシリアルデータイ
ンタフェース回路に接続され複数の呼処理信号のそれぞ
れにその呼処理信号に対応するディジタル加入者線の番
号を付加し且つ判読して多重分離する多重回路と、この
多重回路に接続されPCM伝送路上の呼処理信号のうちの
レイヤ２を終端するLAP−Ｄ回路とを備えることにより
統計的多重化を行うことを特徴とする多重方式が得られ
る。
うちのレイヤ２のフラグとビット誤り検出をするシリア
ルデータインタフェース回路と、このシリアルデータイ
ンタフェース回路に接続され複数の呼処理信号のそれぞ
れにその呼処理信号に対応するディジタル加入者線の番
号を付加し且つ判読して多重分離する多重回路と、この
多重回路に接続されPCM伝送路上の呼処理信号のうちの
レイヤ２を終端するLAP−Ｄ回路とを備えることにより
統計的多重化を行うことを特徴とする多重方式が得られ
る。
次に本発明について図面を参照して説明する。
第１図は本発明の多重方式の一実施例を示すブロック図
である。
である。
ディジタル加入者線２−m,2−ｎはそれぞれLT1−m,1−
ｎによって終端される。各LT1−m,1−ｎはディジタル加
入者線２−m,2−ｎ上の呼処理信号を抽出してそれぞれ
シリアルデータインタフェース回路（以下SDIと記す）
３−m,3−ｎに送出し、且つSDI3−m,3−ｎからの呼処理
信号をLT1−m,1−ｎを通してディジタル加入者線２−m,
2−ｎへそれぞれ送出する。
ｎによって終端される。各LT1−m,1−ｎはディジタル加
入者線２−m,2−ｎ上の呼処理信号を抽出してそれぞれ
シリアルデータインタフェース回路（以下SDIと記す）
３−m,3−ｎに送出し、且つSDI3−m,3−ｎからの呼処理
信号をLT1−m,1−ｎを通してディジタル加入者線２−m,
2−ｎへそれぞれ送出する。
LT1−m,1−ｎとSDI3−m,3−ｎ間のインタフェースメッ
セージフォーマットを第２図（ａ）に示す。SDI3−m,3
−ｎは第２図（ａ）に示すフォーマットのうち呼処理メ
ッセージとのみをMUX4へ送出し、且つMUX4からSDI3−m,
3−ｎへは第２図（ａ）に示すフォーマットのうち呼処
理メッセージのみが送出される。なお、第２図（ａ）に
示すフラグ，巡回冗長符号（以下CRCと記す）はそれぞ
れHDLCに定義されている。MUX4においては、SDI3−m,3
−ｎから受信した呼処理メッセージに、このSDIの属す
るディジタル加入者線番号と、このディジタル加入者線
上の通話炉を制御する通話炉制御信号とを付加してLAP
−Ｄ回路（以下LAP−Ｄと記す）５へ送出する。LAP−D5
では上述した信号に、さらにCCITT勧告Q.921により定義
されたフラグ，サービスアクセスポイント識別子（以下
SAPIと記す），終端点識別子（以下TEIと記す），制御
フールド,CRCを付加してL16へ送出する。その結果、１
次群PCM伝送路７へは第２図（ｂ）に示されるフォーマ
ットで呼処理信号が送出される。この呼処理信号は内部
に加入者線番号を含むので、一次群PCM伝送路７上の同
一タイムスロットへ異なるディジタル加入者線上のQ.93
1メッセージが多重される。
セージフォーマットを第２図（ａ）に示す。SDI3−m,3
−ｎは第２図（ａ）に示すフォーマットのうち呼処理メ
ッセージとのみをMUX4へ送出し、且つMUX4からSDI3−m,
3−ｎへは第２図（ａ）に示すフォーマットのうち呼処
理メッセージのみが送出される。なお、第２図（ａ）に
示すフラグ，巡回冗長符号（以下CRCと記す）はそれぞ
れHDLCに定義されている。MUX4においては、SDI3−m,3
−ｎから受信した呼処理メッセージに、このSDIの属す
るディジタル加入者線番号と、このディジタル加入者線
上の通話炉を制御する通話炉制御信号とを付加してLAP
−Ｄ回路（以下LAP−Ｄと記す）５へ送出する。LAP−D5
では上述した信号に、さらにCCITT勧告Q.921により定義
されたフラグ，サービスアクセスポイント識別子（以下
SAPIと記す），終端点識別子（以下TEIと記す），制御
フールド,CRCを付加してL16へ送出する。その結果、１
次群PCM伝送路７へは第２図（ｂ）に示されるフォーマ
ットで呼処理信号が送出される。この呼処理信号は内部
に加入者線番号を含むので、一次群PCM伝送路７上の同
一タイムスロットへ異なるディジタル加入者線上のQ.93
1メッセージが多重される。
一方、第２図（ｂ）に示されるフォーマットを持つ呼処
理信号を含む１次群PCM伝送路７からの送信は、L16によ
って終端され、この呼処理信号はLAP−D5へ送出され
る。
理信号を含む１次群PCM伝送路７からの送信は、L16によ
って終端され、この呼処理信号はLAP−D5へ送出され
る。
LAP−D5においては第２図（ｂ）に示すフォーマットの
うちの加入者線番号，通話路制御信号，呼処理メッセー
ジをMUX4に送出する。MUX4においては、この加入者線番
号に対応するディジタル加入者線２−m,2−ｎに属するS
DI3−m,3−ｎに呼処理メッセージを送出し、SDI3−m,3
−ｎにおいては、フラグとCRCを付加して第２図（ａ）
に示すメッセージフォーマットをLT1−m,1−ｎに送出す
る。
うちの加入者線番号，通話路制御信号，呼処理メッセー
ジをMUX4に送出する。MUX4においては、この加入者線番
号に対応するディジタル加入者線２−m,2−ｎに属するS
DI3−m,3−ｎに呼処理メッセージを送出し、SDI3−m,3
−ｎにおいては、フラグとCRCを付加して第２図（ａ）
に示すメッセージフォーマットをLT1−m,1−ｎに送出す
る。
このように構成した本実施例では、１次群PCM伝送路７
（又は高次群PCM伝送路）上での呼処理信号伝達のため
に必要とする帯域を少なくするに足る具体的な構成とし
て、SDI3−m,3−ｎとMUX4とLAP−D5とを有することによ
って統計的多重化を実現している。前述したように、従
来の方式では１次群PCM伝送路７′上には（ｉ×16）kb/
sの帯域が必要であるが、本実施例では例えば64kb/sの
帯域に統計的多重化することにより、帯域を少なくする
ことが可能である。（参考文献：データ通信ハンドブッ
ク第１版，第87頁〜第89頁および第310頁，昭和59年10
月，オーム社発行）。
（又は高次群PCM伝送路）上での呼処理信号伝達のため
に必要とする帯域を少なくするに足る具体的な構成とし
て、SDI3−m,3−ｎとMUX4とLAP−D5とを有することによ
って統計的多重化を実現している。前述したように、従
来の方式では１次群PCM伝送路７′上には（ｉ×16）kb/
sの帯域が必要であるが、本実施例では例えば64kb/sの
帯域に統計的多重化することにより、帯域を少なくする
ことが可能である。（参考文献：データ通信ハンドブッ
ク第１版，第87頁〜第89頁および第310頁，昭和59年10
月，オーム社発行）。
以上説明したように本発明は、ディジタル加入者線上の
呼処理信号のうちのレイヤ２のフラグとビット誤り検出
をするシリアルデータインタフェース回路と、このシリ
アルデータインタフェース回路に接続され複数の呼処理
信号のそれぞれにその呼処理信号に対応するディジタル
加入者線の番号を付加し且つ判読して多重分離する多重
回路と、この多重回路に接続されPCM伝送路上の呼処理
信号のうちのレイヤ２を終端するVLAP−Ｄ回路とを備え
ることにより統計的多重化を行うようにしたので、１次
群又は高次群PCM伝送路上の呼処理信号を含む帯域を多
重するディジタル加入者線上の呼処理信号を含む帯域の
総和よりも少ない帯域で間に合わせることが可能となる
という効果を有する。
呼処理信号のうちのレイヤ２のフラグとビット誤り検出
をするシリアルデータインタフェース回路と、このシリ
アルデータインタフェース回路に接続され複数の呼処理
信号のそれぞれにその呼処理信号に対応するディジタル
加入者線の番号を付加し且つ判読して多重分離する多重
回路と、この多重回路に接続されPCM伝送路上の呼処理
信号のうちのレイヤ２を終端するVLAP−Ｄ回路とを備え
ることにより統計的多重化を行うようにしたので、１次
群又は高次群PCM伝送路上の呼処理信号を含む帯域を多
重するディジタル加入者線上の呼処理信号を含む帯域の
総和よりも少ない帯域で間に合わせることが可能となる
という効果を有する。
第１図は本発明の多重方式の一実施例を示すブロック
図、第２図は第１図に示す実施例で用いられるメッセー
ジフォーマットの一例を示す図、第３図は従来の多重方
式の一例を示すブロック図である。 １−m,1−n,1′−m,1′−ｎ……ラインターミネーショ
ン回路（LT）、２−m,2−n,2′−m,2′−ｎ……ディジ
タル加入者線、３−m,3−ｎ……シリアルデータインタ
フェース回路（SDI）、4,4′……多重回路（MUX）、５
……LAP−Ｄ回路（LAP−Ｄ）、6,6′……１次群PCM終端
回路（L1）、7,7′……１次群PCM伝送路。
図、第２図は第１図に示す実施例で用いられるメッセー
ジフォーマットの一例を示す図、第３図は従来の多重方
式の一例を示すブロック図である。 １−m,1−n,1′−m,1′−ｎ……ラインターミネーショ
ン回路（LT）、２−m,2−n,2′−m,2′−ｎ……ディジ
タル加入者線、３−m,3−ｎ……シリアルデータインタ
フェース回路（SDI）、4,4′……多重回路（MUX）、５
……LAP−Ｄ回路（LAP−Ｄ）、6,6′……１次群PCM終端
回路（L1）、7,7′……１次群PCM伝送路。
Claims (1)
- 【請求項１】ディジタル加入者線上の呼処理信号のうち
のレイヤ２のフラグとビット誤り検出をするシリアルデ
ータインタフェース回路と、このシリアルデータインタ
フェース回路に接続され複数の呼処理信号のそれぞれに
その呼処理信号に対応するディジタル加入者線の番号を
付加し且つ判読して多重分離する多重回路と、この多重
回路に接続されPCM伝送路上の呼処理信号のうちのレイ
ヤ２を終端するLAP−Ｄ回路とを備えることにより統計
的多重化を行うことを特徴とする多重方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23950387A JPH0785554B2 (ja) | 1987-09-22 | 1987-09-22 | 多重方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23950387A JPH0785554B2 (ja) | 1987-09-22 | 1987-09-22 | 多重方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481423A JPS6481423A (en) | 1989-03-27 |
| JPH0785554B2 true JPH0785554B2 (ja) | 1995-09-13 |
Family
ID=17045756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23950387A Expired - Lifetime JPH0785554B2 (ja) | 1987-09-22 | 1987-09-22 | 多重方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785554B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03104334A (ja) * | 1989-09-19 | 1991-05-01 | Fujitsu Ltd | 制御チャネル終端方式 |
-
1987
- 1987-09-22 JP JP23950387A patent/JPH0785554B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481423A (en) | 1989-03-27 |
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