JPH0785682A

JPH0785682A - 差動増幅回路

Info

Publication number: JPH0785682A
Application number: JP5233799A
Authority: JP
Inventors: Teiichi Miyamoto; 禎一宮本
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-09-20
Filing date: 1993-09-20
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】差動増幅回路の改善に関し、差電流を電圧変
換するミラー用のトランジスタのスイッチ動作の高速化
を図り、微小レベルの信号であっても、大きな振幅の差
信号を出力する。【構成】第１〜第４のトランジスタＴ１〜Ｔ４を具備
し、第１のトランジスタＴ１のゲートと第２のトランジ
スタＴ２のゲート及びドレインとを接続し、第１のトラ
ンジスタＴ１のソースを第１の電源線ＶDDに接続し、第
１のトランジスタＴ１のドレインと第３のトランジスタ
Ｔ３のドレインとを接続して出力ＯUTに接続し、第２の
トランジスタＴ２のドレインと第４のトランジスタＴ４
のドレインとを接続し、第２のトランジスタＴ２のソー
スと第３のトランジスタＴ３のゲートを接続して第１の
入力in１に接続し、第３のトランジスタＴ３のソースと
第４のトランジスタＴ４のソースとを接続してバイアス
源に接続し、第４のトランジスタＴ４のゲートを第２の
入力in２にそれぞれ接続する。

Description

【発明の詳細な説明】

【０００１】〔目次〕産業上の利用分野従来の技術（図11，12）発明が解決しようとする課題課題を解決するための手段（図１）作用実施例（１）第１の実施例の説明（２〜４）（２）第２の実施例の説明（５〜８）（３）第３の実施例の説明（９，10）発明の効果

【０００２】

【産業上の利用分野】本発明は、差動増幅回路に関する
ものであり、更に詳しく言えば、メモリセルの読出し電
流を差動出力するカレントミラー型の差動アンプの改善
に関するものである。近年，半導体集積回路（以下ＬＳ
Ｉという）の高集積化及び高密度化とその低消費電力化
との要求に伴い、ＭＯＳトランジスタ構成の大規模なメ
モリセルが製造され、そこから情報を読み出す際に、微
小信号を検出するカレントミラー型の差動アンプが利用
される。

【０００３】これによれば、差動アンプを構成するミラ
ー用のトランジスタのソースが電源線に接続される。こ
のため、入力信号のレベル差が小さくなると、このトラ
ンジスタによりスイッチ制御されるトランジスタの反転
動作が鈍くなり、差動増幅感度が低下をする。そこで、
入力信号の差電流を電圧変換するトランジスタのスイッ
チ動作の高速化を図り、微小レベルの信号であっても、
大きな振幅の差信号を出力することができる回路が望ま
れている。

【０００４】

【従来の技術】図11，12は、従来例に係る説明図であ
る。図11は、従来例に係るカレントミラー型の差動増幅
回路の構成図であり、図12は、その動作波形図をそれぞ
れ示している。例えば、カレントミラー型の差動アンプ
を利用した差動増幅回路は、図11に示すように、５個の
ＭＯＳトランジスタ（以下単にトランジスタという）Ｑ
１〜Ｑ５から成る差動アンプＡと５個のＭＯＳトランジ
スタ（以下単にトランジスタという）Ｑ６〜Ｑ10から成
る差動アンプＢとを具備する。

【０００５】各アンプＡ，ＢのトランジスタＱ３，Ｑ４
やＱ８，Ｑ９は差動回路を構成し、入力IN１，IN２に供
給される差動入力を電流差に変換する。トランジスタＱ
１，Ｑ２やＱ６，Ｑ７はミラー回路を構成し、この電流
差を電圧に変換する。トランジスタＱ１のソースは電源
線ＶDDに接続され、そのゲートがトランジスタＱ２のゲ
ートとドレインとに接続される。ここで、両トランジス
タＱ１，Ｑ２のゲート接続点をノードＮ１とする。トラ
ンジスタＱ１のドレインは出力ＯUT１とトランジスタＱ
３のドレインに接続される。トランジスタＱ２のソース
は電源線ＶDDに接続され、そのドレインがトランジスタ
Ｑ４のドレインに接続される。

【０００６】トランジスタＱ３，Ｑ４のソースはトラン
ジスタＱ５のドレインに接続される。トランジスタＱ３
のゲートは入力IN１に接続され、トランジスタＱ４のゲ
ートは入力IN２に接続される。トランジスタＱ５のソー
スは接地線ＶSSに接続され、そのゲートが電源線ＶDDに
それぞれ接続される。トランジスタＱ５はトランジスタ
Ｑ３，Ｑ４の動作電流ｉｂを決定する。

【０００７】トランジスタＱ６のソースは電源線ＶDDに
接続され、そのゲートがトランジスタＱ２のゲートとド
レインとに接続される。ここで、両トランジスタＱ６，
Ｑ７のゲート接続点をノードＮ２とする。トランジスタ
Ｑ６のドレインは出力ＯUT２とトランジスタＱ８のドレ
インに接続される。トランジスタＱ７のソースは電源線
ＶDDに接続され、そのドレインがトランジスタＱ９のド
レインに接続される。

【０００８】トランジスタＱ８，Ｑ９のソースはトラン
ジスタＱ10のドレインに接続される。トランジスタＱ８
のゲートは入力IN２に接続され、トランジスタＱ９のゲ
ートは入力IN１に接続される。トランジスタＱ10のソー
スは接地線ＶSSに接続され、そのゲートが電源線ＶDDに
それぞれ接続される。トランジスタＱ10はトランジスタ
Ｑ８，Ｑ９の動作電流ｉｂを決定する。

【０００９】次に、当該回路の動作を説明する。例え
ば、図12に示すように、入力IN１，IN２の電位レベルが
IN１＞IN２の時には、差動増幅回路Ａの出力ＯUT１，ノ
ードＮ１の電位はＶＯUT１＜ＶＮ１となり、出力ＯUT１
が「Ｌ」（ロー）レベルになる。差動増幅回路Ｂの出力
ＯUT２，ノードＮ２の電位はＶＯUT２＞ＶＮ２となり、
出力ＯUT２が「Ｈ」（ハイ）レベルになる。

【００１０】逆に入力電位がIN１＜IN２の時には、差動
増幅回路Ａの出力ＯUT１，ノードＮ１の電位はＶＯUT１
＞ＶＮ１となり、出力ＯUT１が「Ｈ」レベルになる。差
動増幅回路Ｂの出力ＯUT２，ノードＮ２の電位はＶＯUT
２＜ＶＮ２となり、出力ＯUT２が「Ｌ」レベルになる。

【００１１】

【発明が解決しようとする課題】ところで、従来例によ
ればトランジスタＱ３，Ｑ９のゲートが入力IN１に接続
され、トランジスタＱ４，Ｑ８のゲートが入力IN２に接
続され、トランジスタＱ２，Ｑ７のソースが電源線ＶDD
に接続される。このため、入力IN１と入力IN２とのレベ
ル差が小さくなると、ノードＮ１，Ｎ２の電位の推移が
遅れる。これは、ノードＮ１，Ｎ２の電位が一定レベル
の電源線ＶDDに接続されたトランジスタＱ２，Ｑ７のド
レイン電圧に依存して推移するためである。このこと
で、トランジスタＱ１，Ｑ６の反転動作が遅れる。

【００１２】これにより、差動増幅感度が鈍くなる。敢
えて差動増幅動作の高速化をしようとすれば、動作電流
ｉｂを多くするためにトランジスタＱ１〜Ｑ５やＱ６〜
Ｑ10のサイズを大きくしなくてはならない。また、動作
電流ｉｂが多くなることで、メモリセルの情報読出しを
するセンスアンプ等の低消費化の妨げとなるという問題
がある。

【００１３】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、差電流を電圧変換するミラー用の
トランジスタのスイッチ動作の高速化を図り、微小レベ
ルの信号であっても、振幅がより増幅された差信号を出
力することが可能となる差動増幅回路の提供を目的とす
る。

【００１４】

【課題を解決するための手段】図１（Ａ）〜（Ｃ）は、
本発明に係る差動増幅回路の原理図をそれぞれ示してい
る。本発明の差動増幅回路は、図１（Ａ）に示すよう
に、第１〜第４のトランジスタＴ１〜Ｔ４を具備し、前
記第１のトランジスタＴ１のゲートと第２のトランジス
タＴ２のゲート及びドレインとを接続し、前記第１のト
ランジスタＴ１のソースを第１の電源線ＶDDに接続し、
前記第１のトランジスタＴ１のドレインと第３のトラン
ジスタＴ３のドレインとを接続して出力ＯUTに接続し、
前記第２のトランジスタＴ２のドレインと第４のトラン
ジスタＴ４のドレインとを接続し、前記第２のトランジ
スタＴ２のソースと第３のトランジスタＴ３のゲートを
接続して第１の入力in１に接続し、前記第３のトランジ
スタＴ３のソースと第４のトランジスタＴ４のソースと
を接続してバイアス源に接続し、前記第４のトランジス
タＴ４のゲートを第２の入力in２にそれぞれ接続するこ
とを特徴とする。

【００１５】なお、本発明の第１の差動増幅回路におい
て、前記第２のトランジスタＴ２の閾値電圧を第１のト
ランジスタＴ１の閾値電圧よりも小さくすることを特徴
とする。また、本発明の他の差動増幅回路は図１（Ｂ）
に示すように、入力信号の差動増幅をする第１の差動増
幅回路Ａ１と、前記入力信号の逆相信号の差動増幅をす
る第２の差動増幅回路Ａ２とを具備し、前記第１，第２
の差動増幅回路Ａ１，Ａ２を本発明の差動増幅回路によ
り構成することを特徴とする。

【００１６】なお、本発明の差動増幅回路において、図
１（Ｃ）に示すように、前記第２のトランジスタＴ２の
正帰還作用を補助する第５のトランジスタＴ５を設け、
前記第５のトランジスタＴ５のソースを第１の電源線Ｖ
DDに接続し、前記第５のトランジスタＴ５のゲートを第
２の電源線ＶSSに接続し、前記第５のトランジスタＴ５
のドレインを、本発明の差動増幅回路の第１の入力in１
にそれぞれ接続することを特徴とする。

【００１７】また、本発明の差動増幅回路において、前
記第１，第２，第５のトランジスタＴ１，Ｔ２，Ｔ５が
一導電型の電界効果トランジスタから成り、前記第３，
第４のトランジスタＴ３，Ｔ４が反対導電型の電界効果
トランジスタから成ることを特徴とし、上記目的を達成
する。

【００１８】

【作用】本発明の差動増幅回路の動作を説明する。例
えば、入力in１，in２の電位レベルがin１＞in２の時に
は、トランジスタＴ１，Ｔ３のドレイン接続点の電位Ｖ
ａとトランジスタＴ２，Ｔ４のドレイン接続点の電位Ｖ
ｂとがＶａ＜Ｖｂとなり、出力ＯUTに「Ｌ」レベルが出
力される。逆に入力in１，in２の電位レベルがin１＜in
２の時には、電位Ｖａと電位ＶｂとがＶａ＞Ｖｂとな
り、出力ＯUTに「Ｈ」レベルが出力される。

【００１９】また、入力in１が「Ｈ」から「Ｌ」レベル
に変位し、入力in２が「Ｌ」から「Ｈ」レベルに変位す
る状態（以下第１のレベル変位状態という）では、出力
ＯUTが「Ｌ」から「Ｈ」レベルに変位する。この際に、
電位Ｖｂは第１のレベル変位状態に基づいて変化する。
すなわち、トランジスタＴ２ではいち早く入力in１から
「Ｌ」レベルを引込むような正帰還作用が働き、電位Ｖ
ｂを急激に下げる。これにより、トランジスタＴ１のコ
ンダクタンスが大きく上昇し、従来例に比べて振幅の大
きな差信号が急激に立ち上がる。

【００２０】逆に、入力in１が「Ｌ」から「Ｈ」レベル
に変位し、入力in２が「Ｈ」から「Ｌ」レベルに変位す
る状態（以下第２のレベル変位状態という）では、出力
ＯUTが「Ｈ」から「Ｌ」レベルに変位する。この際に、
電位Ｖｂは第２のレベル変位状態に基づいて変化する。
すなわち、トランジスタＴ２ではいち早く入力in１から
「Ｈ」レベルを引込むような正帰還作用が働き、電位Ｖ
ｂを急激に上げる。これにより、トランジスタＴ１のコ
ンダクタンスが大きく低下し、従来例に比べて振幅の大
きな差信号が急激に立ち下がる。

【００２１】これにより、入力レベルの差が小さくなっ
た場合であっても、第１，第２のレベル変位状態に基づ
いてトランジスタＴ１のコンダクタンスを大きく上昇又
は低下させること、及び、その反転動作の高速化を図る
ことが可能となる。また、本発明によれば、このような
動作をする２つの差動増幅回路Ａ１，Ａ２を組み合わせ
ることによりカラントミラー型の高速センスアンプ等を
構成することが可能となる。

【００２２】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図２〜10は、本発明の実施例に係る差
動増幅回路を説明する図である。（１）第１の実施例の説明図２は、本発明の第１の実施例に係る差動増幅回路の構
成図であり、図３，４は、その動作説明図（その１，
２）をそれぞれ示している。

【００２３】例えば、２つの入力in１と入力in２とを比
較して差信号ＯUTを出力する差動増幅回路は図２に示す
ように、２個のｐ型の電界効果トランジスタ（以下単に
トランジスタという）Ｑ11，Ｑ12及び３個のｎ型の電界
効果トランジスタ（以下単にトランジスタという）Ｑ13
〜Ｑ15から成る。すなわち、トランジスタＱ11は原理図
１の第１のトランジスタＴ１の一例であり、そのゲート
はトランジスタＱ12のゲート及びドレインに接続する。
ここで、両トランジスタＱ11，Ｑ12のゲート接続点をノ
ードＮとする。トランジスタＱ11のソースは電源線ＶDD
に接続する。トランジスタＱ11のドレインはトランジス
タＱ13のドレインと接続して出力ＯUTに接続する。

【００２４】トランジスタＱ12は第２のトランジスタＴ
２の一例であり、そのドレインはトランジスタＱ14のド
レインと接続する。トランジスタＱ12のソースはトラン
ジスタＱ13のゲートに接続して入力in１に接続する。ト
ランジスタＱ13は第３のトランジスタＴ３の一例であ
り、そのソースはトランジスタＱ14のソースに接続して
トランジスタＱ15のドレインに接続する。トランジスタ
Ｑ14はトランジスタＴ４の一例であり、そのゲートは入
力in２に接続する。

【００２５】トランジスタＱ15は動作電流ｉｂを決定す
るバイアス源を構成する。すなわち、トランジスタＱ15
のゲートは電源線ＶDDに接続され、そのソースが接地線
ＶSSにそれぞれ接続される。なお、本実施例の差動増幅
回路において、トランジスタＱ12の閾値電圧Ｖthをトラ
ンジスタＱ11の閾値電圧Ｖthよりも小さくする。例え
ば、トランジスタＱ12の閾値電圧Ｖthを0.2 〔Ｖ〕程度
とする。

【００２６】次に、本実施例の差動増幅回路の動作を説
明する。例えば、入力in１，in２の電位レベルがin１＞
in２の時，すなわち、図３（Ａ）に示すように入力in１
が「Ｈ」レベルで、入力in２がそれよりもΔＶだけ低い
「Ｌ」レベルの場合には、トランジスタＱ11，Ｑ12，Ｑ
14がＯFF動作をし、トランジスタＱ13がＯＮ動作をす
る。これにより、ノードＮの電位ＶＮとトランジスタＱ
12，Ｑ14のドレイン接続点の電位ＶｄとがＶＮ＜Ｖｄと
なり、出力ＯUTに差信号として「Ｌ」レベルが出力され
る。

【００２７】逆に入力in１，in２の電位レベルがin１＜
in２の時，すなわち、図３（Ｂ）に示すように入力in１
が「Ｌ」レベルで、入力in２がそれよりもΔＶだけ高い
「Ｈ」レベルの場合には、トランジスタＱ11，Ｑ12，Ｑ
14がＯＮ動作をし、トランジスタＱ13がＯFF動作をす
る。これにより、電位ＶＮと電位ＶｄとがＶＮ＞Ｖｄと
なり、出力ＯUTに「Ｈ」レベルが出力される。

【００２８】また、入力in１が「Ｈ」から「Ｌ」レベル
に変位し、入力in２が「Ｌ」から「Ｈ」レベルに変位す
る第１のレベル変位状態では、図４（Ａ）に示すように
トランジスタＱ11，Ｑ12，Ｑ14がＯFFからＯＮ動作に移
行し、トランジスタＱ13がＯＮからＯFF動作に移行す
る。これにより、出力ＯUTが「Ｌ」から「Ｈ」レベルに
変位する。この際に、電位ＶＮは第１のレベル変位状態
に基づいて変化する。すなわち、トランジスタＱ12は、
いち早く入力in１から「Ｌ」レベルを引込む正帰還が働
き、電位ＶＮを急激に下げる。これにより、トランジス
タＱ11のコンダクタンスが大きく上昇し、従来例に比べ
て振幅の大きな差信号が急激に立ち上がる。

【００２９】逆に、入力in１が「Ｌ」から「Ｈ」レベル
に変位し、入力in２が「Ｈ」から「Ｌ」レベルに変位す
る第２のレベル変位状態では、図４（Ｂ）に示すように
トランジスタＱ11，Ｑ12，Ｑ14がＯＮからＯFF動作に移
行し、トランジスタＱ13がＯFFからＯＮ動作に移行す
る。これにより、出力ＯUTが「Ｈ」から「Ｌ」レベルに
変位する。この際に、電位ＶＮは第２のレベル変位状態
に基づいて変化する。すなわち、トランジスタＱ12は、
いち早く入力in１から「Ｈ」レベルを引込む正帰還が働
き、電位ＶＮを急激に上げる。

【００３０】これにより、トランジスタＱ11のコンダク
タンスが大きく低下し、大きな振幅の差信号が立ち下が
る。このようにして、本発明の第１の実施例に係る差動
増幅回路によれば、トランジスタＱ11〜Ｑ15を具備し、
トランジスタＱ12のソースがトランジスタＱ13のゲート
に接続されて入力in１に接続される。

【００３１】このため、入力in１と入力in２との電位レ
ベルの差が小さくなった場合であっても、第１，第２の
レベル変位状態に従属させて、トランジスタＱ11のコン
ダクタンスを大きく上昇又は低下させること、及び、そ
のＯＮ／ＯFFを高速に動作させることが可能となる。こ
れにより、当該差動増幅回路の増幅率を従来例に比べて
大幅に向上させること、及び、差動増幅動作の高速化を
図ることが可能となる。また、従来例のように、敢えて
動作電流ｉｂを多くしたり、トランジスタＱ11〜Ｑ14の
サイズを大きくしなくても済む。なお、動作電流ｉｂを
低く抑えることができることから、当該回路を応用した
センスアンプ等の低消費化に寄与するところが大きい。

【００３２】（２）第２の実施例の説明図５は、本発明の第２の実施例に係る差動増幅回路の構
成図であり、図６は、その動作波形図であり、図７，８
はそれを補足する動作説明図（その１，２）をそれぞれ
示している。例えば、非反転入力IN１と反転入力IN２と
の差を増幅して非反転出力ＯUT１と反転出力ＯUT２を出
力する差動増幅回路は、図５に示すように、カレントミ
ラー型の差動アンプＡ１，Ａ２を具備する。

【００３３】すなわち、差動アンプＡ１は非反転入力IN
１と反転入力IN２との差を増幅して非反転出力ＯUT１を
出力する回路である。差動アンプＡ１は第１の実施例に
係る差動増幅回路から成り、２個のｐ型の電界効果トラ
ンジスタ（以下単にトランジスタという）Ｑ21，Ｑ22及
び３個のｎ型の電界効果トランジスタ（以下単にトラン
ジスタという）Ｑ23〜Ｑ25から成る。

【００３４】すなわち、トランジスタＱ21は原理図１の
第１のトランジスタＴ１の一例であり、そのゲートはト
ランジスタＱ22のゲート及びドレインに接続する。ここ
で、両トランジスタＱ21，Ｑ22のゲート接続点をノード
Ｎ11とする。トランジスタＱ21のソースは電源線ＶDDに
接続する。トランジスタＱ21のドレインはトランジスタ
Ｑ23のドレインと接続して出力ＯUT１に接続する。

【００３５】トランジスタＱ22は第２のトランジスタＴ
２の一例であり、そのドレインはトランジスタＱ24のド
レインと接続する。トランジスタＱ22のソースはトラン
ジスタＱ23のゲートに接続して非反転入力IN１に接続す
る。トランジスタＱ23は第３のトランジスタＴ３の一例
であり、そのソースはトランジスタＱ24のソースに接続
してトランジスタＱ25のドレインに接続する。トランジ
スタＱ24はトランジスタＴ４の一例であり、そのゲート
は反転入力IN２に接続する。

【００３６】トランジスタＱ25は動作電流ｉｂを決定す
るバイアス源を構成する。すなわち、トランジスタＱ25
のゲートは電源線ＶDDに接続され、そのソースが接地線
ＶSSにそれぞれ接続される。なお、本実施例の差動増幅
回路において、トランジスタＱ22の閾値電圧Ｖthをトラ
ンジスタＱ21の閾値電圧Ｖthよりも小さくする。例え
ば、トランジスタＱ22の閾値電圧Ｖthを0.2 〔Ｖ〕程度
とする。

【００３７】差動アンプＡ２は非反転入力IN１と反転入
力IN２との逆相信号の差を増幅して反転出力ＯUT２を出
力する回路である。差動アンプＡ２は第１の実施例に係
る差動増幅回路から成り、２個のｐ型の電界効果トラン
ジスタ（以下単にトランジスタという）Ｑ26，Ｑ27及び
３個のｎ型の電界効果トランジスタ（以下単にトランジ
スタという）Ｑ28〜Ｑ30から成る。

【００３８】すなわち、トランジスタＱ26は原理図１の
第１のトランジスタＴ１の一例であり、そのゲートはト
ランジスタＱ27のゲート及びドレインに接続する。ここ
で、両トランジスタＱ26，Ｑ27のゲート接続点をノード
Ｎ12とする。トランジスタＱ26のソースは電源線ＶDDに
接続する。トランジスタＱ26のドレインはトランジスタ
Ｑ28のドレインと接続して出力ＯUT２に接続する。

【００３９】トランジスタＱ27は第２のトランジスタＴ
２の一例であり、そのドレインはトランジスタＱ29のド
レインと接続する。トランジスタＱ27のソースはトラン
ジスタＱ28のゲートに接続して非反転入力IN２に接続す
る。トランジスタＱ28は第３のトランジスタＴ３の一例
であり、そのソースはトランジスタＱ29のソースに接続
してトランジスタＱ30のドレインに接続する。トランジ
スタＱ29はトランジスタＴ４の一例であり、そのゲート
は非反転入力IN１に接続する。

【００４０】トランジスタＱ30は動作電流ｉｂを決定す
るバイアス源を構成する。すなわち、トランジスタＱ30
のゲートは電源線ＶDDに接続され、そのソースが接地線
ＶSSにそれぞれ接続される。なお、本実施例の差動増幅
回路において、トランジスタＱ27の閾値電圧Ｖthをトラ
ンジスタＱ26の閾値電圧Ｖthよりも小さくする。例え
ば、トランジスタＱ27の閾値電圧Ｖthを0.2 〔Ｖ〕程度
とする。

【００４１】次に、本実施例の差動増幅回路の動作を説
明する。例えば、非反転入力IN１，反転入力IN２のレベ
ルがIN１＞IN２の時，すなわち、図６に示すように入力
IN１が「Ｈ」レベルで、入力IN２がそれよりもΔＶだけ
低い「Ｌ」レベルの場合には、トランジスタＱ21，Ｑ2
2，Ｑ24，Ｑ28がＯFF動作をし、トランジスタＱ23，Ｑ2
6，Ｑ27，Ｑ29がＯＮ動作をする。これにより、ノード
Ｎ11の電位ＶＮとトランジスタＱ22，Ｑ24のドレイン接
続点の電位ＶｄとがＶＮ11＜Ｖｄとなる。また、ノード
Ｎ12の電位ＶＮ12とトランジスタＱ26，Ｑ28のドレイン
接続点の電位ＶｄとがＶＮ12＞Ｖｄとなる。このこと
で、図７（Ａ）に示すように非反転出力ＯUT１に差信号
として「Ｌ」レベルが出力され、反転出力ＯUT２に差信
号として「Ｈ」レベルが出力される。

【００４２】逆に、非反転入力IN１と反転入力IN２のレ
ベルがIN１＜IN２の時，すなわち、図７（Ｂ）に示すよ
うに入力IN１が「Ｌ」レベルで、入力IN２がそれよりも
ΔＶだけ高い「Ｈ」レベルの場合には、トランジスタＱ
21，Ｑ22，Ｑ24，Ｑ28がＯＮ動作をし、トランジスタＱ
23, Ｑ26，Ｑ27，Ｑ29がＯFF動作をする。これにより、
電位ＶＮ11と電位ＶｄとがＶＮ11＞Ｖｄとなり、非反転
出力ＯUT１に「Ｈ」レベルが出力される。また、電位Ｖ
Ｎ12と電位ＶｄとがＶＮ12＜Ｖｄとなり、反転出力ＯUT
２に「Ｌ」レベルが出力される。

【００４３】また、非反転入力IN１が「Ｈ」から「Ｌ」
レベルに変位し、反転入力IN２が「Ｌ」から「Ｈ」レベ
ルに変位する第１のレベル変位状態では、図８（Ａ）に
示すようにトランジスタＱ21，Ｑ22，Ｑ24がＯFFからＯ
Ｎ動作に移行し、トランジスタＱ23がＯＮからＯFF動作
に移行する。これにより、出力ＯUTが「Ｌ」から「Ｈ」
レベルに変位する。この際に、電位ＶＮ11は第１のレベ
ル変位状態に基づいて変化する。すなわち、トランジス
タＱ22は、いち早く非反転入力IN１から「Ｌ」レベルを
引込む正帰還が働き、電位ＶＮ11を急激に下げる。これ
により、トランジスタＱ21のコンダクタンスが大きく上
昇し、従来例に比べて振幅の大きな差信号が急激に立ち
上がる。

【００４４】また、電位ＶＮ12は第２のレベル変位状態
に基づいて変化する。すなわち、トランジスタＱ27は、
いち早く反転入力IN２から「Ｈ」レベルを引込む正帰還
が働き、電位ＶＮ12を急激に上げる。これにより、トラ
ンジスタＱ21のコンダクタンスが大きく低下し、大きな
振幅の差信号が立ち下がる。逆に、入力IN１が「Ｌ」か
ら「Ｈ」レベルに変位し、入力IN２が「Ｈ」から「Ｌ」
レベルに変位する第２のレベル変位状態では、図８
（Ｂ）に示すようにトランジスタＱ21，Ｑ22，Ｑ24，Ｑ
28がＯＮからＯFF動作に移行し、トランジスタＱ23，Ｑ
26，Ｑ27，Ｑ29がＯFFからＯＮ動作に移行する。これに
より、非反転出力ＯUT１が「Ｈ」から「Ｌ」レベルに変
位する。この際に、電位ＶＮ11は第２のレベル変位状態
に基づいて変化する。すなわち、トランジスタＱ22は、
いち早く入力IN１から「Ｈ」レベルを引込む正帰還が働
き、電位ＶＮ11を急激に上げる。これにより、トランジ
スタＱ21のコンダクタンスが大きく低下し、大きな振幅
の差信号が立ち下がる。

【００４５】また、電位ＶＮ12は第１のレベル変位状態
に基づいて変化する。すなわち、トランジスタＱ27は、
いち早く反転入力IN２から「Ｌ」レベルを引込む正帰還
が働き、電位ＶＮ12を急激に下げる。これにより、トラ
ンジスタＱ26のコンダクタンスが大きく上昇し、従来例
に比べて振幅の大きな差信号が急激に立ち上がる。この
ようにして、本発明の第２の実施例に係る差動増幅回路
によれば、トランジスタＱ21〜Ｑ25から成るカレントミ
ラー型の差動アンプＡ１と、トランジスタＱ26〜Ｑ30か
ら成るカレントミラー型の差動アンプＡ２とを具備し、
トランジスタＱ22のソースがトランジスタＱ23のゲート
に接続されて非反転入力IN１に接続され、トランジスタ
Ｑ27のソースがトランジスタＱ28のゲートに接続されて
反転入力IN２に接続される。

【００４６】このため、非反転入力IN１と反転入力IN２
とのレベルの差が小さくなった場合であっても、第１，
第２のレベル変位状態に従属させて、トランジスタＱ22
やＱ27のコンダクタンスを大きく上昇又は低下させるこ
と、及び、そのＯＮ／ＯFFを高速に動作させることが可
能となる。ここで、図11と図５を参照しながら本発明の
差動増幅回路（以下本回路という）と従来例の差動増幅
回路（以下従来回路という）との動作を比較する。な
お、本回路の各トランジスタＱ21〜Ｑ30のパラメータは
従来回路のトランジスタＱ１〜Ｑ10のパラメータと等し
い場合とすれば、基本的な差動動作は同じである。

【００４７】すなわち、本回路や従来回路の非反転入力
IN１に「Ｈ」レベルが供給され、反転入力IN２に、それ
よりもΔＶだけ低い「Ｌ」レベルが供給されると、非反
転出力ＯUT１から「Ｌ」レベルが出力され、反転出力Ｏ
UT２から「Ｈ」レベルが出力される。ところが、従来回
路ＢのトランジスタＱ８，Ｑ９と本発明の回路Ａ１のト
ランジスタＱ28，Ｑ29に入力される電位は等しいが、本
回路の反転入力IN２の電位が非反転入力IN２の電位より
もΔＶだけ低い。このことで、差動電流を流すために、
本回路Ａ２のノードＮ12の電位は従来回路のノードＮ２
の電位より低くなる。また、ノードＮ12の電位が低くな
ると、トランジスタＱ24のコンダクタンスは上がり、本
回路の反転出力ＯUT２の電位が従来回路の反転出力ＯUT
１の電位よりも高くなる。

【００４８】その結果、本回路の差動出力電圧振幅は、
（反転出力ＯUT１の電位）−（非反転出力ＯUT１の電
位）＜（反転出力ＯUT２の電位）−（反転出力ＯUT２の
電位）となる。このことから従来例に比べて大きな振幅
の差出力を得ることが可能となる。これにより、当該差
動増幅回路の増幅率を従来例に比べて大幅に向上させる
こと、及び、差動増幅動作の高速化を図ることが可能と
なる。このことで、当該回路を応用した高性能のセンス
アンプ等を構成することが可能となる。

【００４９】（３）第３の実施例の説明図９は、本発明の第３の実施例に係る差動増幅回路の構
成図であり、図10はその動作波形図をそれぞれ示してい
る。第３の実施例では、第２の実施例の差動増幅回路に
ｐ型の電界効果トランジスタ（以下単にトランジスタと
いう）Ｑ31，Ｑ33とｎ型の電界効果トランジスタ（以下
単にトランジスタという）Ｑ32，Ｑ34とが新たに設けら
れ、メモリセルの読出し線等の高インピーダンスの出力
特性を有する回路に接続される。

【００５０】すなわち、トランジスタＱ31，Ｑ33は第５
のトランジスタＴ５の一例であり、トランジスタＱ22，
Ｑ27の正帰還作用を助長する素子である。トランジスタ
Ｑ31のソースは電源線（第１の電源線）ＶDDに接続し、
そのゲートを接地線（第２の電源線）ＶSSに接続し、そ
のドレインを非反転入力IN１とトランジスタＱ32のドレ
インとに接続する。トランジスタＱ32のソースは接地線
ＶSSに接続する。トランジスタＱ32のゲートには非反転
ゲート選択信号（以下ＶＧ１信号という）供給する。

【００５１】トランジスタＱ33のソースは電源線ＶDDに
接続し、そのゲートを接地線ＶSSに接続し、そのドレイ
ンを反転入力IN２とトランジスタＱ34のドレインとに接
続する。トランジスタＱ34のソースは接地線ＶSSに接続
する。トランジスタＱ34のゲートには反転ゲート選択信
号（以下ＶＧ２信号という）を供給する。その他のトラ
ンジスタの接続方法は第２の実施例と同様となるため、
その説明を省略する。

【００５２】次に、本実施例の差動増幅回路の動作を説
明する。例えば、図10に示すようにゲート選択信号が
（ＶＧ１信号の電圧）＜（ＶＧ２信号の電圧）となるよ
うな関係に変化をすると、トランジスタＱ31とＱ33，Ｑ
32とＱ34のパラメータが等しければ、（非反転入力IN１
の電圧）＞（反転入力IN２の電圧）となる。この結果、
トランジスタＱ23，Ｑ24の差動回路とトランジスタＱ2
1，Ｑ22のミラー回路のスイッチ動作により、非反転出
力ＯUT１から「Ｌ」レベルが出力される。同様に、反転
出力ＯUT２から「Ｈ」レベルが出力される。

【００５３】逆にＶＧ２信号の電位が上がり、トランジ
スタＱ34のコンダクタンスが上昇して、反転入力IN２の
電位が下がると、トランジスタＱ27のコンダクダンスの
低下を抑えるために、ノードＮ12の電位も下がる。トラ
ンジスタＱ27に流れる電流はトランジスタＱ29に流れる
差動電流に等しく、ノードＮ12の電位を下げないと、ト
ランジスタＱ27のコンダクダンスの低下が著しくなり、
その差動電流を供給できなくなる。

【００５４】従って、ノードＮ12の電位が下がれば、ト
ランジスタＱ26のコンダクダンスが上昇し、反転出力Ｏ
UT２は「Ｈ」レベルとなる。また、反転入力IN２の電位
が下がると、トランジスタＱ24のコンダクダンスが下が
り、ノードＮ11の電位が上昇してトランジスタＱ21のコ
ンダクダンスは低下をする。その結果、非反転出力ＯUT
１の電位は上昇し、非反転出力ＯUT１と反転出力ＯUT２
との電位差は拡がる。また、ノードＮ12の電位が上昇す
れば、トランジスタＱ22に流れる差動電流の減少を回復
するように、非反転入力IN２の電位が上昇する。この電
位が上昇すると、トランジスタＱ29のコンダクダンスが
上がり、ノードＮ12の電位はさらに低下する。

【００５５】このようにして、本発明の第３の実施例に
係る差動増幅回路によれば、図９に示すように、トラン
ジスタＱ31，Ｑ33が非反転入力IN１，反転入力IN２に接
続され、メモリセルの読出し線等の高インピーダンスの
出力特性を有する回路に接続される。このため、トラン
ジスタＱ31，Ｑ33により非反転入力IN１，反転入力IN２
の電位が共に低下しないように働き、トランジスタＱ2
2，Ｑ27の正帰還作用を補助することが可能となる。こ
の正帰還作用により、微小な入力振幅を高速に増幅する
ことが可能となる。なお、トランジスタＱ32，Ｑ34をＶ
Ｇ１信号，ＶＧ２信号によりリセット制御しても良い。

【００５６】また、非反転入力IN１とノードＮ11，反転
入力IN２とノードＮ12の電圧差はトランジスタＱ22，Ｑ
27の閾値Ｖthより小さな値をとることができない。しか
し、トランジスタＱ22，Ｑ27の閾値Ｖthを，例えば、0.
2 〔Ｖ〕程度に小さくとれば、低電圧で十分動作する低
消費型の高速センスアンプ等を構成することが可能とな
る。

【００５７】

【発明の効果】以上説明したように、本発明の差動増幅
回路によれば、第１〜第４のトランジスタを具備し、第
２のトランジスタのソースが第３のトランジスタのゲー
トに接続されて第１の入力に接続される。このため、第
１，第２の入力のレベル差が小さくなった場合であって
も、第１，第２のレベル変位状態に従属させて、第１の
トランジスタのコンダクタンスを大きく上昇又は低下さ
せること、及び、そのスイッチング動作の高速化を図る
ことが可能となる。

【００５８】これにより、当該差動増幅回路の増幅率を
従来例に比べて大幅に向上させること、及び、差動増幅
動作の高速化を図ることが可能となる。また、本発明の
他の差動増幅回路によれば、このような動作をする２つ
の差動増幅回路を組み合わせることにより、カラントミ
ラー型の高速差動増幅回路を構成することが可能とな
る。

【００５９】これにより、メモリセル等の情報読出しを
する低消費型の高速センスアンプ等の提供に寄与すると
ころが大きい。

【図面の簡単な説明】

【図１】本発明に係る差動増幅回路の原理図である。

【図２】本発明の第１の実施例に係る差動増幅回路の構
成図である。

【図３】本発明の第１の実施例に係る差動増幅回路の動
作説明図（その１）である。

【図４】本発明の第１の実施例に係る差動増幅回路の動
作説明図（その２）である。

【図５】本発明の第２の実施例に係る差動増幅回路の構
成図である。

【図６】本発明の第２の実施例に係る差動増幅回路の動
作波形図である。

【図７】本発明の第２の実施例に係る差動増幅回路の動
作説明図（その１）である。

【図８】本発明の第２の実施例に係る差動増幅回路の動
作説明図（その２）である。

【図９】本発明の第３の実施例に係る差動増幅回路の構
成図である。

【図10】本発明の第３の実施例に係る差動増幅回路の動
作波形図である。

【図11】従来例に係る差動増幅回路の構成図である。

【図12】従来例に係る差動増幅回路の動作波形図であ
る。

【符号の説明】

Ｔ１〜Ｔ５…第１〜第５のトランジスタ、Ｔ１，Ｔ２，Ｔ５…一導電型の電界効果トランジスタ、Ｔ３，Ｔ４…反対導電型の電界効果トランジスタ、Ａ１，Ａ２…第１，第２の差動増幅回路、ＶDD…第１の電源線、ＶSS…第２の電源線。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｆ 3/45 Ａ

Claims

【特許請求の範囲】

【請求項１】第１〜第４のトランジスタ（Ｔ１〜Ｔ
４）を具備し、前記第１のトランジスタ（Ｔ１）のゲートと第２のトラ
ンジスタ（Ｔ２）のゲート及びドレインとを接続し、前
記第１のトランジスタ（Ｔ１）のソースを第１の電源線
（ＶDD）に接続し、前記第１のトランジスタ（Ｔ１）の
ドレインと第３のトランジスタ（Ｔ３）のドレインとを
接続して出力（ＯUT）に接続し、前記第２のトランジスタ（Ｔ２）のドレインと第４のト
ランジスタ（Ｔ４）のドレインとを接続し、前記第２の
トランジスタ（Ｔ２）のソースと第３のトランジスタ
（Ｔ３）のゲートを接続して第１の入力（in１）に接続
し、前記第３のトランジスタ（Ｔ３）のソースと第４のトラ
ンジスタ（Ｔ４）のソースとを接続してバイアス源に接
続し、前記第４のトランジスタ（Ｔ４）のゲートを第２の入力
（in２）にそれぞれ接続することを特徴とする差動増幅
回路。
【請求項２】請求項１記載の差動増幅回路において、
前記第２のトランジスタ（Ｔ２）の閾値電圧を第１のト
ランジスタ（Ｔ１）の閾値電圧よりも小さくすることを
特徴とする差動増幅回路。
【請求項３】入力信号の差動増幅をする第１の差動増
幅回路（Ａ１）と、前記入力信号の逆相信号の差動増幅
をする第２の差動増幅回路（Ａ２）とを具備し、前記第
１，第２の差動増幅回路（Ａ１，Ａ２）を請求項１記載
の差動増幅回路により構成することを特徴とする差動増
幅回路。
【請求項４】請求項１，３記載の差動増幅回路におい
て、第２のトランジスタ（Ｔ２）の正帰還作用を補助す
る第５のトランジスタ（Ｔ５）を設け、前記第５のトラ
ンジスタ（Ｔ５）のソースを第１の電源線（ＶDD）に接
続し、前記第５のトランジスタ（Ｔ５）のゲートを第２
の電源線（ＶSS）に接続し、前記第５のトランジスタ
（Ｔ５）のドレインを請求項１，３記載の差動増幅回路
の第１の入力（in１）にそれぞれ接続することを特徴と
する差動増幅回路。
【請求項５】請求項１，３記載の差動増幅回路におい
て、前記第１，第２及び第５のトランジスタ（Ｔ１，Ｔ
２，Ｔ５）が一導電型の電界効果トランジスタから成
り、前記第３，第４のトランジスタ（Ｔ３，Ｔ４）が反
対導電型の電界効果トランジスタから成ることを特徴と
する差動増幅回路。