JPH0785686A - ヒューズ回路および冗長記憶回路 - Google Patents
ヒューズ回路および冗長記憶回路Info
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- JPH0785686A JPH0785686A JP23051693A JP23051693A JPH0785686A JP H0785686 A JPH0785686 A JP H0785686A JP 23051693 A JP23051693 A JP 23051693A JP 23051693 A JP23051693 A JP 23051693A JP H0785686 A JPH0785686 A JP H0785686A
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- fuse
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Abstract
(57)【要約】
【目的】ヒューズ素子の非切断時における貫通電流を増
大させることなく、確実な冗長制御信号を生成すること
が可能なヒューズ回路を提供する。 【構成】高電位側電源ＶCCと低電位側電源ＶSSの間に
は、抵抗Ｒ１とヒューズ素子ｆと抵抗Ｒ２とが直列に接
続されている。ヒューズ素子ｆの両端のノードＣ，Ｄは
Ex-OR １２の入力側に接続されている。そして、Ex-OR
１２の出力側から冗長制御信号Ｓが出力される。ヒュー
ズ素子ｆの非切断時には、その抵抗ＲF が各抵抗Ｒ１，
Ｒ２より十分に小さくなるように、また、抵抗Ｒ１は抵
抗Ｒ２より十分に大きくなるように定められている（Ｒ
F ＜＜Ｒ２＜＜Ｒ１）。
大させることなく、確実な冗長制御信号を生成すること
が可能なヒューズ回路を提供する。 【構成】高電位側電源ＶCCと低電位側電源ＶSSの間に
は、抵抗Ｒ１とヒューズ素子ｆと抵抗Ｒ２とが直列に接
続されている。ヒューズ素子ｆの両端のノードＣ，Ｄは
Ex-OR １２の入力側に接続されている。そして、Ex-OR
１２の出力側から冗長制御信号Ｓが出力される。ヒュー
ズ素子ｆの非切断時には、その抵抗ＲF が各抵抗Ｒ１，
Ｒ２より十分に小さくなるように、また、抵抗Ｒ１は抵
抗Ｒ２より十分に大きくなるように定められている（Ｒ
F ＜＜Ｒ２＜＜Ｒ１）。
Description
【０００１】
【産業上の利用分野】本発明はヒューズ回路および冗長
記憶回路に関するものである。近年、半導体メモリの大
容量化に伴い、冗長回路技術の重要性がいよいよ増して
きている。冗長回路技術ではスペアデコーダが備えられ
ているが、そのスペアデコーダには一般にヒューズ回路
が用いられる。そのヒューズ回路には、ヒューズ素子の
切断時に確実な信号を生成すること、並びに、ヒューズ
素子の非切断時の貫通電流を減らすことが求められてい
る。
記憶回路に関するものである。近年、半導体メモリの大
容量化に伴い、冗長回路技術の重要性がいよいよ増して
きている。冗長回路技術ではスペアデコーダが備えられ
ているが、そのスペアデコーダには一般にヒューズ回路
が用いられる。そのヒューズ回路には、ヒューズ素子の
切断時に確実な信号を生成すること、並びに、ヒューズ
素子の非切断時の貫通電流を減らすことが求められてい
る。
【０００２】
【従来の技術】半導体メモリの大容量化に伴い、不良ビ
ットが全く存在しないメモリセルアレイを製造すること
は急速に困難になってくる。特に、新しい回路技術を用
いて開発されたメモリの量産時には、初期ロットの欠陥
レベルがどうしても高くなるため、歩留りは大きく低下
してしまう。
ットが全く存在しないメモリセルアレイを製造すること
は急速に困難になってくる。特に、新しい回路技術を用
いて開発されたメモリの量産時には、初期ロットの欠陥
レベルがどうしても高くなるため、歩留りは大きく低下
してしまう。
【０００３】そこで、正規のメモリセルアレイに冗長な
行や列を適宜な本数だけ予め加えておき、その冗長な行
や列と不良な行や列とを入れ替えることによって不良ア
ドレスを救済するという冗長回路技術が採られている。
行や列を適宜な本数だけ予め加えておき、その冗長な行
や列と不良な行や列とを入れ替えることによって不良ア
ドレスを救済するという冗長回路技術が採られている。
【０００４】一般的な冗長回路技術では、冗長な行や列
のほかに、その冗長な行や列の選択動作を行うスペアデ
コーダが備えられている。すなわち、行アドレス用の冗
長回路は、適宜な数の冗長行と、その冗長な行を選択す
るためのスペアデコーダとで構成されている。また、列
アドレス用の冗長回路は、適宜な数の冗長列と、その冗
長な列を選択するためのスペアデコーダとで構成されて
いる。
のほかに、その冗長な行や列の選択動作を行うスペアデ
コーダが備えられている。すなわち、行アドレス用の冗
長回路は、適宜な数の冗長行と、その冗長な行を選択す
るためのスペアデコーダとで構成されている。また、列
アドレス用の冗長回路は、適宜な数の冗長列と、その冗
長な列を選択するためのスペアデコーダとで構成されて
いる。
【０００５】スペアデコーダは、正規のメモリセルアレ
イに不良なビットがあった場合、その行（または列）に
対応するアドレス信号に対して選択動作を行うようにプ
ログラミングされている。そのため、不良なビットを含
むアドレス（不良アドレス）が入力されると、スペアデ
コーダから正規の行（または列）デコーダに対して選択
禁止信号（冗長制御信号）が出力される。すると、その
選択禁止信号に基づいて、行（または列）デコーダは正
規な行（または列）の代わりに冗長な行（または列）を
選択するため、不良アドレスが救済されることになる。
イに不良なビットがあった場合、その行（または列）に
対応するアドレス信号に対して選択動作を行うようにプ
ログラミングされている。そのため、不良なビットを含
むアドレス（不良アドレス）が入力されると、スペアデ
コーダから正規の行（または列）デコーダに対して選択
禁止信号（冗長制御信号）が出力される。すると、その
選択禁止信号に基づいて、行（または列）デコーダは正
規な行（または列）の代わりに冗長な行（または列）を
選択するため、不良アドレスが救済されることになる。
【０００６】このようなスペアデコーダのプログラミン
グは、一般にヒューズ回路を用いて行われる。図８に、
従来のヒューズ回路を示す。
グは、一般にヒューズ回路を用いて行われる。図８に、
従来のヒューズ回路を示す。
【０００７】ヒューズ回路５１は、ヒューズ素子ｆと抵
抗ｒとＣＭＯＳインバータ５２によるバッファとから構
成されている。ヒューズ素子ｆの一端は高電位側電源Ｖ
CCに接続され、他端は抵抗ｒを介して低電位側電源ＶSS
に接続されている。ヒューズ素子ｆと抵抗ｒの間のノー
ドＡは、インバータ５２の入力側に接続されている。イ
ンバータ５２はＰＭＯＳトランジスタ５３とＮＭＯＳト
ランジスタ５４とから構成され、高電位側電源ＶCCおよ
び低電位側電源ＶSSに接続されている。そして、インバ
ータ５２の出力側のノードＢから上記の冗長制御信号Ｓ
が出力される。
抗ｒとＣＭＯＳインバータ５２によるバッファとから構
成されている。ヒューズ素子ｆの一端は高電位側電源Ｖ
CCに接続され、他端は抵抗ｒを介して低電位側電源ＶSS
に接続されている。ヒューズ素子ｆと抵抗ｒの間のノー
ドＡは、インバータ５２の入力側に接続されている。イ
ンバータ５２はＰＭＯＳトランジスタ５３とＮＭＯＳト
ランジスタ５４とから構成され、高電位側電源ＶCCおよ
び低電位側電源ＶSSに接続されている。そして、インバ
ータ５２の出力側のノードＢから上記の冗長制御信号Ｓ
が出力される。
【０００８】ここで、ヒューズ素子ｆの非切断時には、
その抵抗ＲF が抵抗ｒより十分に小さくなるように定め
られている（ＲF ＜＜ｒ）。そのため、ヒューズ素子ｆ
の非切断時には、図９に示すように、ノードＡは高電位
側電源ＶCCにひかれてＨレベルになり、ノードＢすなわ
ち冗長制御信号ＳはＬレベルになる。
その抵抗ＲF が抵抗ｒより十分に小さくなるように定め
られている（ＲF ＜＜ｒ）。そのため、ヒューズ素子ｆ
の非切断時には、図９に示すように、ノードＡは高電位
側電源ＶCCにひかれてＨレベルになり、ノードＢすなわ
ち冗長制御信号ＳはＬレベルになる。
【０００９】一方、ヒューズ素子ｆの切断時には、ヒュ
ーズ素子ｆの抵抗ＲF がほぼ無限大になるため（ｒ＜＜
ＲF ≒∞）、図９に示すように、ノードＡは低電位側電
源ＶSSにひかれてＬレベルになり、ノードＢすなわち冗
長制御信号ＳはＨレベルになる。
ーズ素子ｆの抵抗ＲF がほぼ無限大になるため（ｒ＜＜
ＲF ≒∞）、図９に示すように、ノードＡは低電位側電
源ＶSSにひかれてＬレベルになり、ノードＢすなわち冗
長制御信号ＳはＨレベルになる。
【００１０】例えば、ＲF ≒∞，ｒ＝１ＭΩ，インバー
タ５２の各ＭＯＳトランジスタ５３，５４のしきい値電
圧Ｖth＝１Ｖの場合、各ノードＡ，Ｂと各電源電圧ＶC
C, ＶSSの関係は、図１０に示すようになる。
タ５２の各ＭＯＳトランジスタ５３，５４のしきい値電
圧Ｖth＝１Ｖの場合、各ノードＡ，Ｂと各電源電圧ＶC
C, ＶSSの関係は、図１０に示すようになる。
【００１１】このように、ヒューズ素子ｆの切断時に生
成されるＨレベルの冗長制御信号Ｓに基づき、上記のよ
うに、行（または列）デコーダによって正規な行（また
は列）の代わりに冗長な行（または列）が選択されて不
良アドレスが救済される。
成されるＨレベルの冗長制御信号Ｓに基づき、上記のよ
うに、行（または列）デコーダによって正規な行（また
は列）の代わりに冗長な行（または列）が選択されて不
良アドレスが救済される。
【００１２】
【発明が解決しようとする課題】ところで、ヒューズ素
子ｆの切断方法には、大電流を流す方法（電気的なヒュ
ーズ）とレーザによる方法（レーザヒューズ）とがある
が、いずれの方法でも、ヒューズ素子ｆが完全に切断で
きない場合がある。この場合、ヒューズ素子ｆの切断時
の抵抗ＲF が抵抗ｒに近くなると（ＲF ≒ｒ）、図９に
示すように、ノードＡのレベルは、各抵抗ＲF ，ｒによ
る抵抗分割によって定まるレベルになる。
子ｆの切断方法には、大電流を流す方法（電気的なヒュ
ーズ）とレーザによる方法（レーザヒューズ）とがある
が、いずれの方法でも、ヒューズ素子ｆが完全に切断で
きない場合がある。この場合、ヒューズ素子ｆの切断時
の抵抗ＲF が抵抗ｒに近くなると（ＲF ≒ｒ）、図９に
示すように、ノードＡのレベルは、各抵抗ＲF ，ｒによ
る抵抗分割によって定まるレベルになる。
【００１３】すると、図１１に示すように、ノードＡの
電圧が高電位側電源電圧ＶCCの上昇に伴って上昇し、高
電位側電源電圧ＶCCが所定の値ＶP 以下ではノードＢが
Ｌレベル（＝ＶSS）になる。そして、高電位側電源電圧
ＶCCが所定の値ＶP 以上では、両ＭＯＳトランジスタ５
３，５４が共にオンして、ノードＢのレベルが不定にな
ってしまう（尚、ＲF ＝ｒ＝１ＭΩ，Ｖth＝１Ｖ）。
電圧が高電位側電源電圧ＶCCの上昇に伴って上昇し、高
電位側電源電圧ＶCCが所定の値ＶP 以下ではノードＢが
Ｌレベル（＝ＶSS）になる。そして、高電位側電源電圧
ＶCCが所定の値ＶP 以上では、両ＭＯＳトランジスタ５
３，５４が共にオンして、ノードＢのレベルが不定にな
ってしまう（尚、ＲF ＝ｒ＝１ＭΩ，Ｖth＝１Ｖ）。
【００１４】ノードＢのレベルすなわち冗長制御信号Ｓ
が不定になると、行（または列）デコーダにおける選択
動作ができなくなるため、不良アドレスの救済ができな
くなる。
が不定になると、行（または列）デコーダにおける選択
動作ができなくなるため、不良アドレスの救済ができな
くなる。
【００１５】この問題を解決するためには、ヒューズ素
子ｆの切断時の抵抗ＲF に比べて抵抗ｒを十分に小さく
すればよい。しかし、抵抗ｒを小さくすると、ヒューズ
素子ｆの非切断時に、高電位側電源ＶCCからヒューズ素
子ｆおよび抵抗ｒを介して低電位側電源ＶSSに流れる貫
通電流が増大するという問題がある。
子ｆの切断時の抵抗ＲF に比べて抵抗ｒを十分に小さく
すればよい。しかし、抵抗ｒを小さくすると、ヒューズ
素子ｆの非切断時に、高電位側電源ＶCCからヒューズ素
子ｆおよび抵抗ｒを介して低電位側電源ＶSSに流れる貫
通電流が増大するという問題がある。
【００１６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、ヒューズ素子の非切断
時における貫通電流を増大させることなく、確実な冗長
制御信号を生成することができるヒューズ回路を提供す
ることにある。
れたものであって、その目的は、ヒューズ素子の非切断
時における貫通電流を増大させることなく、確実な冗長
制御信号を生成することができるヒューズ回路を提供す
ることにある。
【００１７】
【課題を解決するための手段】請求項１に記載の発明
は、高電位側電源と低電位側電源の間に直列に接続され
た、第１の抵抗と、ヒューズ素子と、第１の抵抗より低
抵抗の第２の抵抗と、ヒューズ素子の両端のノードが入
力側に接続され出力側からヒューズ切断の有無を出力す
る排他的論理和回路とを備えたことをその要旨とする。
は、高電位側電源と低電位側電源の間に直列に接続され
た、第１の抵抗と、ヒューズ素子と、第１の抵抗より低
抵抗の第２の抵抗と、ヒューズ素子の両端のノードが入
力側に接続され出力側からヒューズ切断の有無を出力す
る排他的論理和回路とを備えたことをその要旨とする。
【００１８】
【作用】従って、ヒューズ素子の非切断時に、高電位側
電源から第１の抵抗，ヒューズ素子，第２の抵抗を介し
て低電位側電源に流れる貫通電流を小さく抑えることが
できる。
電源から第１の抵抗，ヒューズ素子，第２の抵抗を介し
て低電位側電源に流れる貫通電流を小さく抑えることが
できる。
【００１９】また、ヒューズ素子の非切断時には、ヒュ
ーズ素子の両端のノードが低電位側電源にひかれてＬレ
ベルになり、排他的論理和回路の出力はＬレベルにな
る。一方、ヒューズ素子の切断時に、ヒューズ素子が完
全に切断されると、その抵抗がほぼ無限大になるため、
ヒューズ素子の両端の各ノードは、それぞれ高電位側電
源，低電位側電源にひかれてＨ．Ｌレベルになり、排他
的論理和回路の出力はＨレベルになる。また、ヒューズ
素子の切断時に、ヒューズ素子が完全に切断されず、そ
の抵抗が第１の抵抗に近くなっても、ヒューズ素子ｆが
完全に切断された場合と同様に、排他的論理和回路の出
力はＨレベルになる。また、ヒューズ素子の切断時に、
ヒューズ素子が完全に切断されず、その抵抗が第２の抵
抗に近くなると、ヒューズ素子の非切断時と同様に、排
他的論理和回路の出力はＬレベルになる。
ーズ素子の両端のノードが低電位側電源にひかれてＬレ
ベルになり、排他的論理和回路の出力はＬレベルにな
る。一方、ヒューズ素子の切断時に、ヒューズ素子が完
全に切断されると、その抵抗がほぼ無限大になるため、
ヒューズ素子の両端の各ノードは、それぞれ高電位側電
源，低電位側電源にひかれてＨ．Ｌレベルになり、排他
的論理和回路の出力はＨレベルになる。また、ヒューズ
素子の切断時に、ヒューズ素子が完全に切断されず、そ
の抵抗が第１の抵抗に近くなっても、ヒューズ素子ｆが
完全に切断された場合と同様に、排他的論理和回路の出
力はＨレベルになる。また、ヒューズ素子の切断時に、
ヒューズ素子が完全に切断されず、その抵抗が第２の抵
抗に近くなると、ヒューズ素子の非切断時と同様に、排
他的論理和回路の出力はＬレベルになる。
【００２０】従って、ヒューズ素子が完全に切断されな
くても、排他的論理和回路の出力（すなわちヒューズ切
断の有無）が不定になることはない。
くても、排他的論理和回路の出力（すなわちヒューズ切
断の有無）が不定になることはない。
【００２１】
【実施例】以下、本発明を具体化した一実施例のヒュー
ズ回路を図１に従って説明する。尚、本実施例におい
て、図８〜図１１に示した従来例のヒューズ回路５１と
同じ構成部材については符号を等しくしてその詳細な説
明を省略する。
ズ回路を図１に従って説明する。尚、本実施例におい
て、図８〜図１１に示した従来例のヒューズ回路５１と
同じ構成部材については符号を等しくしてその詳細な説
明を省略する。
【００２２】本実施例のヒューズ回路１１は、ヒューズ
素子ｆと抵抗Ｒ１，Ｒ２とEx-OR １２とから構成されて
いる。高電位側電源ＶCCと低電位側電源ＶSSの間には、
抵抗Ｒ１とヒューズ素子ｆと抵抗Ｒ２とが直列に接続さ
れている。ヒューズ素子ｆの両端のノードＣ，ＤはEx-O
R １２の入力側に接続されている。そして、Ex-OR １２
の出力側から冗長制御信号Ｓが出力される。
素子ｆと抵抗Ｒ１，Ｒ２とEx-OR １２とから構成されて
いる。高電位側電源ＶCCと低電位側電源ＶSSの間には、
抵抗Ｒ１とヒューズ素子ｆと抵抗Ｒ２とが直列に接続さ
れている。ヒューズ素子ｆの両端のノードＣ，ＤはEx-O
R １２の入力側に接続されている。そして、Ex-OR １２
の出力側から冗長制御信号Ｓが出力される。
【００２３】ここで、ヒューズ素子ｆの非切断時には、
その抵抗ＲF が各抵抗Ｒ１，Ｒ２より十分に小さくなる
ように、また、抵抗Ｒ１は抵抗Ｒ２より十分に大きくな
るように定められている（ＲF ＜＜Ｒ２＜＜Ｒ１）。従
って、ヒューズ素子ｆの非切断時に、高電位側電源ＶCC
から抵抗Ｒ１，ヒューズ素子ｆ，抵抗Ｒ２を介して低電
位側電源ＶSSに流れる貫通電流を小さく抑えることがで
きる。
その抵抗ＲF が各抵抗Ｒ１，Ｒ２より十分に小さくなる
ように、また、抵抗Ｒ１は抵抗Ｒ２より十分に大きくな
るように定められている（ＲF ＜＜Ｒ２＜＜Ｒ１）。従
って、ヒューズ素子ｆの非切断時に、高電位側電源ＶCC
から抵抗Ｒ１，ヒューズ素子ｆ，抵抗Ｒ２を介して低電
位側電源ＶSSに流れる貫通電流を小さく抑えることがで
きる。
【００２４】このヒューズ回路１１において、ヒューズ
素子ｆの非切断時には、両ノードＣ，Ｄが低電位側電源
ＶSSにひかれてＬレベルになり、Ex-OR １２の出力すな
わち冗長制御信号ＳはＬレベルになる。
素子ｆの非切断時には、両ノードＣ，Ｄが低電位側電源
ＶSSにひかれてＬレベルになり、Ex-OR １２の出力すな
わち冗長制御信号ＳはＬレベルになる。
【００２５】一方、ヒューズ素子ｆの切断時に、ヒュー
ズ素子ｆが完全に切断されると、その抵抗ＲF がほぼ無
限大になるため（Ｒ２＜＜Ｒ１＜＜ＲF ≒∞）、ノード
Ｃは高電位側電源ＶCCにひかれてＨレベルになり、ノー
ドＤは低電位側電源ＶSSにひかれてＬレベルになる。そ
の結果、Ex-OR １２の出力すなわち冗長制御信号ＳはＨ
レベルになる。
ズ素子ｆが完全に切断されると、その抵抗ＲF がほぼ無
限大になるため（Ｒ２＜＜Ｒ１＜＜ＲF ≒∞）、ノード
Ｃは高電位側電源ＶCCにひかれてＨレベルになり、ノー
ドＤは低電位側電源ＶSSにひかれてＬレベルになる。そ
の結果、Ex-OR １２の出力すなわち冗長制御信号ＳはＨ
レベルになる。
【００２６】また、ヒューズ素子ｆの切断時に、ヒュー
ズ素子ｆが完全に切断されず、その抵抗ＲF が抵抗Ｒ１
に近くなっても（ＲF ≒Ｒ１）、ヒューズ素子ｆが完全
に切断された場合と同様に、ノードＣは高電位側電源Ｖ
CCにひかれてＨレベルになり、ノードＤは低電位側電源
ＶSSにひかれてＬレベルになる。その結果、Ex-OR １２
の出力すなわち冗長制御信号ＳはＨレベルになる。
ズ素子ｆが完全に切断されず、その抵抗ＲF が抵抗Ｒ１
に近くなっても（ＲF ≒Ｒ１）、ヒューズ素子ｆが完全
に切断された場合と同様に、ノードＣは高電位側電源Ｖ
CCにひかれてＨレベルになり、ノードＤは低電位側電源
ＶSSにひかれてＬレベルになる。その結果、Ex-OR １２
の出力すなわち冗長制御信号ＳはＨレベルになる。
【００２７】また、ヒューズ素子ｆの切断時に、ヒュー
ズ素子ｆが完全に切断されず、その抵抗ＲF が抵抗Ｒ２
に近くなると（ＲF ≒Ｒ２）、ヒューズ素子ｆの非切断
時と同様に、両ノードＣ，Ｄが低電位側電源ＶSSにひか
れてＬレベルになり冗長制御信号ＳはＬレベルになる。
ズ素子ｆが完全に切断されず、その抵抗ＲF が抵抗Ｒ２
に近くなると（ＲF ≒Ｒ２）、ヒューズ素子ｆの非切断
時と同様に、両ノードＣ，Ｄが低電位側電源ＶSSにひか
れてＬレベルになり冗長制御信号ＳはＬレベルになる。
【００２８】従って、ヒューズ素子ｆが完全に切断され
なくても、冗長制御信号Ｓが不定になることはない。こ
のように、本実施例のヒューズ回路１１においては、ヒ
ューズ素子の非切断時における貫通電流が増大すること
はなく、不定な冗長制御信号Ｓが生成されることはな
い。
なくても、冗長制御信号Ｓが不定になることはない。こ
のように、本実施例のヒューズ回路１１においては、ヒ
ューズ素子の非切断時における貫通電流が増大すること
はなく、不定な冗長制御信号Ｓが生成されることはな
い。
【００２９】図２に、図１に示すヒューズ回路１１をＭ
ＯＳトランジスタによって具体化した回路を示す。尚、
図２において、図１と同じ構成部材については符号を等
しくしてその詳細な説明を省略する。
ＯＳトランジスタによって具体化した回路を示す。尚、
図２において、図１と同じ構成部材については符号を等
しくしてその詳細な説明を省略する。
【００３０】ノードＤはＮＭＯＳトランジスタ２１のゲ
ートに接続され、ノードＣはＮＭＯＳトランジスタ２２
のゲートに接続されている。また、各ノードＣ，Ｄは各
ＭＯＳトランジスタ２１，２２を介してノードＥに接続
されている。ノードＥは、抵抗Ｒ３を介して低電位側電
源ＶSSに接続されると共に、ラッチ回路２３を介してノ
ードＦに接続されている。ラッチ回路２３は、入出力が
接続された各ＣＭＯＳインバータ２３ａ，２３ｂによっ
て構成されている。そして、ノードＦから冗長制御信号
Ｓが出力される。
ートに接続され、ノードＣはＮＭＯＳトランジスタ２２
のゲートに接続されている。また、各ノードＣ，Ｄは各
ＭＯＳトランジスタ２１，２２を介してノードＥに接続
されている。ノードＥは、抵抗Ｒ３を介して低電位側電
源ＶSSに接続されると共に、ラッチ回路２３を介してノ
ードＦに接続されている。ラッチ回路２３は、入出力が
接続された各ＣＭＯＳインバータ２３ａ，２３ｂによっ
て構成されている。そして、ノードＦから冗長制御信号
Ｓが出力される。
【００３１】ここで、抵抗Ｒ３は抵抗Ｒ２より十分に小
さくなるように定められている（Ｒ３＜＜Ｒ２＜＜Ｒ
１）。そのため、ヒューズ素子ｆの切断時に、ヒューズ
素子ｆが完全に切断され、その抵抗ＲF がほぼ無限大に
なると（Ｒ３＜＜Ｒ２＜＜Ｒ１＜＜ＲF ≒∞）、各ノー
ドＣ，Ｄと各電源電圧ＶCC, ＶSSの関係は、図３および
図４に示すようになる（尚、ＲF ≒∞，Ｒ１＝１ＭΩ，
Ｒ２＝５００ｋΩ，各ＭＯＳトランジスタ２１，２２お
よび各インバータ２３ａ，２３ｂを構成する各ＭＯＳト
ランジスタのしきい値電圧Ｖth＝１Ｖ）。
さくなるように定められている（Ｒ３＜＜Ｒ２＜＜Ｒ
１）。そのため、ヒューズ素子ｆの切断時に、ヒューズ
素子ｆが完全に切断され、その抵抗ＲF がほぼ無限大に
なると（Ｒ３＜＜Ｒ２＜＜Ｒ１＜＜ＲF ≒∞）、各ノー
ドＣ，Ｄと各電源電圧ＶCC, ＶSSの関係は、図３および
図４に示すようになる（尚、ＲF ≒∞，Ｒ１＝１ＭΩ，
Ｒ２＝５００ｋΩ，各ＭＯＳトランジスタ２１，２２お
よび各インバータ２３ａ，２３ｂを構成する各ＭＯＳト
ランジスタのしきい値電圧Ｖth＝１Ｖ）。
【００３２】また、ヒューズ素子ｆの切断時に、ヒュー
ズ素子ｆが完全に切断されず、その抵抗ＲF が抵抗Ｒ１
に近くなると（ＲF ≒Ｒ１）、図３に示すように、各ノ
ードＣ，Ｄのレベルは、抵抗Ｒ１，ＲF ，Ｒ２による抵
抗分割によって定まるレベルになる。
ズ素子ｆが完全に切断されず、その抵抗ＲF が抵抗Ｒ１
に近くなると（ＲF ≒Ｒ１）、図３に示すように、各ノ
ードＣ，Ｄのレベルは、抵抗Ｒ１，ＲF ，Ｒ２による抵
抗分割によって定まるレベルになる。
【００３３】このとき、図５に示すように、各ノード
Ｃ，Ｄ間のレベル差が、各ＭＯＳトランジスタ２１，２
２のしきい値電圧Ｖth（＝１Ｖ）以下であれば、ノード
Ｅは抵抗Ｒ３によって高電位側電源ＶCCにひかれてＨレ
ベルになり、ノードＦすなわち冗長制御信号ＳはＬレベ
ルになる（尚、ＲF ≒∞，Ｒ１＝１ＭΩ，Ｒ２＝５００
ｋΩ，各ＭＯＳトランジスタ２１，２２および各インバ
ータ２３ａ，２３ｂを構成する各ＭＯＳトランジスタの
しきい値電圧Ｖth＝１Ｖ）。
Ｃ，Ｄ間のレベル差が、各ＭＯＳトランジスタ２１，２
２のしきい値電圧Ｖth（＝１Ｖ）以下であれば、ノード
Ｅは抵抗Ｒ３によって高電位側電源ＶCCにひかれてＨレ
ベルになり、ノードＦすなわち冗長制御信号ＳはＬレベ
ルになる（尚、ＲF ≒∞，Ｒ１＝１ＭΩ，Ｒ２＝５００
ｋΩ，各ＭＯＳトランジスタ２１，２２および各インバ
ータ２３ａ，２３ｂを構成する各ＭＯＳトランジスタの
しきい値電圧Ｖth＝１Ｖ）。
【００３４】また、図５に示すように、各ノードＣ，Ｄ
間のレベル差が、各ＭＯＳトランジスタ２１，２２のし
きい値電圧Ｖth（＝１Ｖ）以上になると、ＮＭＯＳトラ
ンジスタ２２がオンして各ノードＤ，Ｅは同じレベルに
なり、ノードＦすなわち冗長制御信号ＳはＨレベルにな
る。
間のレベル差が、各ＭＯＳトランジスタ２１，２２のし
きい値電圧Ｖth（＝１Ｖ）以上になると、ＮＭＯＳトラ
ンジスタ２２がオンして各ノードＤ，Ｅは同じレベルに
なり、ノードＦすなわち冗長制御信号ＳはＨレベルにな
る。
【００３５】従って、ヒューズ素子ｆが完全に切断され
なくても、冗長制御信号Ｓは必ずＨまたはＬのいずれか
のレベルになり不定になることはない。尚、本発明は上
記実施例に限定されるものではなく、以下のように実施
してもよい。
なくても、冗長制御信号Ｓは必ずＨまたはＬのいずれか
のレベルになり不定になることはない。尚、本発明は上
記実施例に限定されるものではなく、以下のように実施
してもよい。
【００３６】１）図６に示すように、各抵抗Ｒ１，Ｒ２
をＮＭＯＳトランジスタ３１，３２によって構成する。
つまり、ゲートとドレインとを接続した各ＮＭＯＳトラ
ンジスタ３１，３２のオン抵抗を各抵抗Ｒ１，Ｒ２とし
て利用する。
をＮＭＯＳトランジスタ３１，３２によって構成する。
つまり、ゲートとドレインとを接続した各ＮＭＯＳトラ
ンジスタ３１，３２のオン抵抗を各抵抗Ｒ１，Ｒ２とし
て利用する。
【００３７】２）図７に示すように、各抵抗Ｒ１，Ｒ２
をＰＭＯＳトランジスタ４１，４２によって構成する。
つまり、ゲートとドレインとを接続した各ＰＭＯＳトラ
ンジスタ４１，４２のオン抵抗を各抵抗Ｒ１，Ｒ２とし
て利用する。
をＰＭＯＳトランジスタ４１，４２によって構成する。
つまり、ゲートとドレインとを接続した各ＰＭＯＳトラ
ンジスタ４１，４２のオン抵抗を各抵抗Ｒ１，Ｒ２とし
て利用する。
【００３８】
【発明の効果】以上詳述したように本発明によれば、ヒ
ューズ素子の非切断時における貫通電流を増大させるこ
となく、確実な冗長制御信号を生成することが可能なヒ
ューズ回路を提供することができるという優れた効果が
ある。
ューズ素子の非切断時における貫通電流を増大させるこ
となく、確実な冗長制御信号を生成することが可能なヒ
ューズ回路を提供することができるという優れた効果が
ある。
【図１】本発明を具体化した一実施例の回路図である。
【図２】図１に示す一実施例をＭＯＳトランジスタによ
って具体化した回路図である。
って具体化した回路図である。
【図３】図２に示す一実施例の動作を説明するための説
明図である。
明図である。
【図４】図２に示す一実施例の特性を示す特性図であ
る。
る。
【図５】図２に示す一実施例の特性を示す特性図であ
る。
る。
【図６】図１に示す一実施例の抵抗Ｒ１，Ｒ２をＮＭＯ
Ｓトランジスタに置き代えた回路図である。
Ｓトランジスタに置き代えた回路図である。
【図７】図１に示す一実施例の抵抗Ｒ１，Ｒ２をＰＭＯ
Ｓトランジスタに置き代えた回路図である。
Ｓトランジスタに置き代えた回路図である。
【図８】従来例の回路図である。
【図９】従来例の動作を説明するための説明図である。
【図１０】従来例の特性を示す特性図である。
【図１１】従来例の特性を示す特性図である。
ＶCC 高電位側電源 ＶSS 低電位側電源 Ｒ１ 第１の抵抗 Ｒ２ 第２の抵抗 １２ 排他的論理和回路（Ex-OR ） ｆ ヒューズ素子 Ｓ 冗長選択信号 Ｃ，Ｄ ノード
Claims (2)
- 【請求項１】 高電位側電源（ＶCC）と低電位側電源
（ＶSS）の間に直列に接続された、第１の抵抗（Ｒ１）
と、ヒューズ素子（ｆ）と、第１の抵抗（Ｒ１）より低
抵抗の第２の抵抗（Ｒ２）と、ヒューズ素子（ｆ）の両
端のノード（Ｃ，Ｄ）が入力側に接続され出力側からヒ
ューズ切断の有無を出力する排他的論理和回路（１２）
とを備えたことを特徴とするヒューズ回路。 - 【請求項２】 請求項１に記載のヒューズ回路がアドレ
スのビット数分用意され、各ヒューズ回路の前記ヒュー
ズ素子（ｆ）の切断の有無によって不良アドレスを記録
し、各ヒューズ回路の前記排他的論理和回路（１２）の
出力を用いて不良アドレスを出力することを特徴とする
冗長記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23051693A JPH0785686A (ja) | 1993-09-16 | 1993-09-16 | ヒューズ回路および冗長記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23051693A JPH0785686A (ja) | 1993-09-16 | 1993-09-16 | ヒューズ回路および冗長記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785686A true JPH0785686A (ja) | 1995-03-31 |
Family
ID=16908978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23051693A Withdrawn JPH0785686A (ja) | 1993-09-16 | 1993-09-16 | ヒューズ回路および冗長記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785686A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003158047A (ja) * | 2001-11-26 | 2003-05-30 | Ricoh Co Ltd | 半導体集積回路装置 |
-
1993
- 1993-09-16 JP JP23051693A patent/JPH0785686A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003158047A (ja) * | 2001-11-26 | 2003-05-30 | Ricoh Co Ltd | 半導体集積回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |