JPH0785698A - スタティック・ランダム・アクセス・メモリ - Google Patents

スタティック・ランダム・アクセス・メモリ

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JPH0785698A
JPH0785698A JP6228995A JP22899594A JPH0785698A JP H0785698 A JPH0785698 A JP H0785698A JP 6228995 A JP6228995 A JP 6228995A JP 22899594 A JP22899594 A JP 22899594A JP H0785698 A JPH0785698 A JP H0785698A
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supply voltage
word line
array
memory
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JP6228995A
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Lawrence N Herr
ローレンス・ノーマン・ハール
John D Porter
ジョン・デイヴィッド・ポーター
Mary Ann Coones
メアリー・アン・クーンズ
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Motorola Inc
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【目的】 ワード・ライン電圧制御回路４２と、アレイ
電源電圧制御回路４６とを含む、スタティックＲＡＭを
テストする方法および装置を提供する。 【構成】 テスタからの第１制御信号を受けることに応
答して、ワード・ライン電圧制御回路４２は、メモリ・
アレイ３１の各ワード・ラインにワード・ライン電圧を
与えるために用いられる。アレイ電源電圧制御回路４６
は、テスタから第２制御信号を受けることに応答して電
源電圧をアレイ３１に与える。メモリ３０のテスト中
に、アレイ電源電圧およびワード・ライン電圧は、ソフ
ト欠陥によって不良なメモリ・セルを素早く検出するた
めに、メモリの電源電圧ＶDDから独立して供給される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に集積回路メモリ
に関し、さらに詳しくは、スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）をテストする方法および装
置に関する。
【０００２】
【従来の技術】スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）は、データ処理システムにおけるキャ
ッシュ・メモリなど、高速性を必要とする用途で一般に
用いられる。一般に、ＳＲＡＭは、行(row) および列(c
olumn)に配置されたメモリ・セルのアレイとして構成さ
れる。各ＳＲＡＭセルは１ビットのデータを格納し、入
力と出力を有し、差動格納ノードで交差結合された一対
のインバータとして構成される。ＳＲＡＭセルは「双安
定(bistable)」、すなわち、２つの可能な論理レベルの
１つで安定する。セルの論理状態は、２つのインバータ
出力のどちらかが論理ハイ(logic high)であるかによっ
て決定され、十分な大きさかつ期間の電圧を適切なセル
入力に印加することによって、状態を変えることができ
る。
【０００３】図１は、従来技術による４トランジスタ・
メモリ・セル１０の概略図を示す。４トランジスタ・メ
モリ・セル１０は、多結晶シリコン負荷抵抗１１，１２
と、Ｎ−チャネル・トランジスタ１３〜１６とを包含す
る。抵抗１１は、「ＶDD」と記された電源電圧端子と、
第２端子とを有する。抵抗１２は、ＶDDに接続された第
１端子と、第２端子とを有する。Ｎ−チャネル・トラン
ジスタ１３は、格納ノード１０１において抵抗１１の第
２端子に接続されたドレインと、抵抗１２の第２端子に
接続されたゲートと、「ＶSS」と記された電源電圧端子
に接続されたソースとを有する。Ｎ−チャネル・トラン
ジスタ１４は、抵抗１２の第２端子および格納ノード１
０２に接続されたドレインと、抵抗１１の第２端子に接
続されたゲートと、ＶSSに接続されたソースとを有す
る。Ｎ−チャネル・トランジスタ１５は、「ＢＬ」と記
されたビット・ラインに接続された第１ドレイン／ソー
ス端子と、格納ノード１０１において抵抗１１の第２端
子に接続された第２ドレイン／ソース端子と、「ＷＬ」
と記されたワード・ラインに接続されたゲートとを有す
る。Ｎ−チャネル・トランジスタ１６は、「ＢＬ＊」と
記されたビット・ラインに接続された第１ドレイン／ソ
ース端子と、格納ノード１０２において抵抗１２の第２
端子に接続された第２ドレイン／ソース端子と、ワード
・ラインＷＬに接続されたゲートとを有する。（信号ま
たはラインの名前の後のアステリスク「＊」は、この信
号またはラインが、同じ名前を有するがアステリスク
「＊」のない信号またはラインの論理的補数であること
を示すことに留意されたい。）データ・ビットをセル１
０に書き込む場合、ワード・ラインＷＬに論理ハイ電圧
（ｌｏｇｉｃ ｈｉｇｈ ｖｏｌｔａｇｅ）が供給さ
れ、結合トランジスタ１５，１６は導通状態となる。一
般に、論理ハイ電圧はほぼ電源電圧に等しく、論理ロー
電圧（ｌｏｇｉｃ ｌｏｗ ｖｏｌｔａｇｅ）はゼロ・
ボルトに等しい。セル１０に格納されたデータ・ビット
は、必要に応じて格納ノード１０１，１０２の論理状態
を変えさせる十分大きな差動電圧をビット・ライン対Ｂ
Ｌ／ＢＬ＊に印加することによって、上書きされる。例
えば、論理１がセル１０に書き込まれると想定する。ビ
ット・ラインＢＬは論理ハイ電圧として与えられ、ビッ
ト・ラインＢＬ＊は論理ロー電圧として与えられる。ビ
ット・ラインＢＬの論理ハイ電圧は、ノード１０１にお
いてプルダウン・トランジスタ１３のドレインと、プル
ダウン・トランジスタ１４のゲートとに供給される。ビ
ット・ラインＢＬ＊の論理ロー電圧は、プルダウン・ト
ランジスタ１４のドレインと、プルダウン・トランジス
タ１３のゲートとに供給される。プルダウン・トランジ
スタ１４は、導通状態となり、格納ノード１０２をＶSS
に結合させる。プルダウン・トランジスタ１３は実質的
に非導通状態となり、格納ノード１０１を論理ハイ電圧
にする。格納ノード１０１における論理ハイ電圧は、プ
ルダウン・トランジスタ１４のゲートを論理ハイ電圧に
維持し、そのため別のライト・サイクル中に上書きされ
るまで比較的安定した状態にセル１０をラッチする。
【０００４】セル１０を読み出す場合、ビット・ライン
対ＢＬ／ＢＬ＊はプリチャージされ、ＶDDにほぼ等し
い、またはＶDDとスレッショルド電圧（ＶT ）との差に
ほぼ等しい電圧に、ビット・ライン負荷（図示せず）に
よって等化される。ワードラインＷＬは、論理ハイ電圧
である。ワード・ラインＷＬが論理ハイ電圧のとき、結
合トランジスタ１５，１６は導通状態となり、それによ
り格納ノード１０１，１０２はビット・ライン対ＢＬ／
ＢＬ＊に結合される。格納ノード１０１が論理ハイ電圧
であり、かつ格納ノード１０２が論理ロー電圧である場
合、ビット・ラインＢＬは論理ハイ電圧に維持され、ビ
ット・ラインＢＬ＊は結合トランジスタ１６によってロ
ーにされ、論理１に相当する小さい差動電圧をセル１０
から読み出させる。
【０００５】ＳＲＡＭセル１０は、格納されたデータ・
ビットの論理状態がセル１０のリード動作中にまたはセ
ル１０が格納モード中に変化することを防ぐため十分安
定していなければならない。セルが不十分な雑音余裕(n
oise margin)しか有しない場合、セル１０に格納された
論理状態は、セル１０がリード動作のためにアクセスさ
れる場合のように、誤って変更されることがある。
【０００６】セル１０の安定性は、３つの安定モード、
すなわち、格納モード，アクティブ・モードおよび遷移
モードで説明できる。ＳＲＡＭセルは、リードまたはラ
イト・サイクル中にアクセスされないときは、格納モー
ドで動作する。逆に、セルは、リードまたはライト・サ
イクル中にアクセスされるときは、アクティブ・モード
で動作する。セルは、アクティブ・モードから格納モー
ド、または格納モードからアクティブ・モードに遷移す
るときに、遷移モードで動作する。セルの安定性を決定
する、これらの各動作モードに関連するスタティック雑
音余裕(staticnoise margin) がある。
【０００７】セル１０が格納モードのとき、ワード・ラ
インＷＬの電圧は論理ローであり、結合トランジスタ１
５，１６は実質的に非導通状態となり、それにより格納
ノード１０１，１０２をビット・ライン対ＢＬ／ＢＬ＊
の影響から切り離す。格納モード中のスタティック雑音
余裕は、電源電圧と、プルダウン・トランジスタ１３，
１４間のスレッショルド電圧（ＶT ）の変化と、多結晶
シリコン負荷抵抗１１，１２間の抵抗の変化とに依存し
て変化する。また、格納モードのスタティック雑音余裕
は、例えば、セルに過剰な漏れ電流を発生させる欠陥が
ある場合に、経時的に劣化することがある。
【０００８】セル１０がアクティブ・モードのとき、ワ
ード・ライン電圧は論理ハイとなり、結合トランジスタ
１５，１６を導通状態にする。格納ノード１０１，１０
２はビット・ラインＢＬおよびＢＬ＊にそれぞれ結合さ
れ、ＳＲＡＭセル１０はリード動作またはライト動作の
いずれかを行う。アクティブ・モード中のスタティック
雑音余裕は、電源電圧の機能と、プルダウン・トランジ
スタ１３の最大ゲート電圧が結合トランジスタ１５のＶ
T によって設定される結合トランジスタ１５とプルダウ
ン・トランジスタ１３とのコンダクタンス比と、プルダ
ウン・トランジスタ１４の最大ゲート電圧が結合トラン
ジスタ１６のＶT によって設定される結合トランジスタ
１６とプルダウン・トランジスタ１４とのコンダクタン
ス比と、ＶT とプルダウン・トランジスタ１３，１４の
コンダクタンスとの間の不整合の量（ただし、この不整
合の量は、プロセスおよび配置条件によって制御され
る）とに応じて変化する。
【０００９】セル１０が格納モードとアクティブ・モー
ドとの間で遷移するとき、ワード・ライン電圧はＶSSよ
りも大きいが、ＶDDよりも小さい。ワード・ライン電圧
が増加すると、格納モードに伴うスタティック雑音余裕
は劣化する。ワード・ライン電圧が増加し続けると、格
納モードのスタティック雑音余裕は負になり始める。格
納モードのスタティック雑音余裕が負になると、アクテ
ィブ・モードのスタティック雑音余裕は、セルが不安定
になり、誤って論理状態を変えることを防ぐため正でな
ければならない。つまり、アクティブ・モードのスタテ
ィック雑音余裕は、格納モードのスタティック雑音余裕
に「重複」しなければならない。一般に、格納モードの
スタティック雑音余裕は正でなければならず、５．０ボ
ルトにほぼ等しい電源電圧を想定すると、ワード・ライ
ン電圧は３．０ボルト以下となる。ミスアラインメン
ト，ＶT の変化，ＷEFF および有効チャネル長さ（Ｌ
EFF ）の制限などのプロセス変化，およびすべての設計
上の電源電圧ストラッピング位置について考慮するた
め、各モードにおいて十分なスタティック雑音余裕がな
ければならない。
【００１０】製造中、所定のデータ・パターンを書き込
み、このデータを読み出すことによって、ＳＲＡＭセル
は一般にテストされる。所定のパターンが変化すると、
メモリは欠陥セルを有する。欠陥セルについてメモリ・
アレイをテストするために、プローブ・テスタ(probe t
ester)が一般に用いられる。セルのオープンまたはショ
ートなどの欠陥は、比較的検出しやすい。しかし、標準
的なテスト方法を用いても、ある欠陥は容易に検出可能
な不良とならない。これらの欠陥は、「ソフト欠陥(sof
t defect) 」とよばれることがある。いわゆるソフト欠
陥は、セルの不良とならないことがあり、またある条件
の下でのみ現れるので、検出しにくい。さらに、ソフト
欠陥による不良を発生する条件は、テスト中に再現しに
くい。例えば、ソフト欠陥はセルに漏れ電流を流させる
ことがある。この漏れ電流は、セルがある時間のあいだ
格納モードであった場合に、セルを不良にすることがあ
る。従来、この種のソフト欠陥は、まず所定のパターン
をメモリ・アレイに書き込み、ある時間待って、そして
所定のパターンが変化したかどうかを検出することによ
って検出された。しかし、３０秒もの待ち時間が必要な
ことがある。３０秒の待ち期間を必要とするプローブ・
テスト手順は、メモリをテストするために要する時間を
大幅に増加することがある。
【００１１】
【発明が解決しようとする課題】あるソフト欠陥は、遷
移モード中にのみ、すなわち、ワード・ライン電圧がＶ
SSとＶDDとの間の中間電圧の場合に生じる。例えば、メ
モリの通常動作中に、アドレス信号は、不正タイミン
グ，高速動作またはその両方により、ひずむ(skew)こと
がある。ある行(row) アドレス信号がひずむと、内部行
アドレス信号が重複し、そのため低振幅「パルス」がワ
ード・ラインの一部に生じることがある。これらの低振
幅パルスにより、セルは比較的長いあいだ遷移モードに
ある。アクティブ・モード動作および格納モード動作で
正常に機能する弱いまたは欠陥セルは、アドレス信号の
ひずみにより遷移モード中に不良になることがある。こ
れらの種類の欠陥は、標準的なプローブ・テスト手順を
用いて検出することは困難で、時間がかかる。
【００１２】
【課題を解決するための手段】従って、一形態として、
欠陥メモリ・セルについてスタティック・ランダム・ア
クセス・メモリ・アレイをテストする方法が提供され
る。テストされるアレイの各メモリ・セルは、ビット・
ライン対とワード・ラインとに結合される。ワード・ラ
インは、メモリ・セルをアクセスするときに、ワード・
ライン電圧を導通する。また、各メモリ・セルは、電源
電圧端子に結合される。第１電源電圧は、電源電圧端子
に供給される。第１論理状態を有するデータ・ビット
は、アレイのメモリ・セルに書き込まれる。第２電源電
圧は、電源電圧端子に供給され、ここで第２電源電圧は
第１電源電圧よりも低い電位を有する。第２論理状態を
有するデータ・ビットは、メモリ・アレイに第２電源電
圧が供給されている間に、メモリ・セルに書き込まれ
る。ワード・ライン電圧は、ワード・ラインに供給され
る。ワード・ライン電圧は、第１電源電圧の電位よりも
低い電位を有する。データ・ビットの論理状態は、第２
論理状態と異なる論理状態に変化したかどうかを調べる
ために検出される。別の形態では、スタティック・ラン
ダム・アクセス・メモリをテストする装置が提供され
る。これらおよび他の特徴および利点については、添付
の図面とともに以下の詳細な説明から理解を深めること
ができよう。
【００１３】
【実施例】図２は、本発明による４トランジスタ・メモ
リ・セル２０の概略図を示す。４トランジスタ・メモリ
・セル２０は、多結晶シリコン負荷抵抗２１，２２と、
Ｎ−チャネル・トランジスタ２３〜２６とを含む。抵抗
２１は、ＶARRAY と記されたメモリ・アレイ電源電圧に
接続された第１端子と、第２端子とを有する。抵抗２２
は、ＶARRAY に接続された第１端子と、第２端子とを有
する。Ｎ−チャネル・トランジスタ２３は、ノード１０
３において抵抗２１の第２端子に接続されたドレイン
と、抵抗２２の第２端子に接続されたゲートと、ＶSSに
接続されたソースとを有する。Ｎ−チャネル・トランジ
スタ２４は、抵抗２２の第２端子およびノード１０４に
接続されたドレインと、抵抗２１の第２端子に接続され
たゲートと、ＶSSに接続されたソースとを有する。Ｎ−
チャネル・トランジスタ２５は、「ＢＬ」と記されたビ
ット・ラインに接続された第１ドレイン／ソース端子
と、ノード１０３において抵抗２１の第２端子に接続さ
れた第２ドレイン／ソース端子と、「ＷＬ」と記された
ワード・ラインに接続されたゲートとを有する。ワード
・ラインＷＬは、「ＶWL」と記されたワード・ライン電
圧を受ける。Ｎ−チャネル・トランジスタ２６は、「Ｂ
Ｌ＊」と記されたビット・ラインに接続された第１ドレ
イン／ソース端子と、ノード１０４において抵抗２２の
第２端子に接続された第２ドレイン／ソース端子と、ワ
ード・ラインＷＬに接続されたゲートとを有する。
【００１４】正常なリードおよびライト動作中に、メモ
リ・セル２０は従来のメモリ・セル１０と同様に動作
し、ＶARRAY および ＶWLはともに約ＶDDに等しい電位
を有する。しかし、メモリ３０のプローブ・テスト中
に、ワード・ラインおよびメモリ・アレイ電源電圧は、
プローブ・テスタによってメモリ・アレイに供給され、
周辺回路の動作に影響を与えずに変えることができる。
周辺回路には、アドレス・バッファ，アドレス・デコー
ダおよびデータ入出力回路が含まれる。プローブ・テス
タでアレイおよびワード・ライン電圧を独立して供給す
ることにより、テスト中により高い柔軟性が得られる。
劣化したまたは低下した電圧レベルを利用できるので、
テストに必要な時間は短縮される。テスト中に劣化した
電圧レベルを利用することにより、ソフト・エラーによ
って生じた欠陥セルの検出に要する待ち時間は短縮され
る。さらに、ワード・ライン電圧ＶWLは低下したまたは
劣化したレベルで供給することができ、不十分な遷移モ
ードのスタティック雑音余裕を発生させる欠陥を検出す
るため、望ましくないアドレス信号ひずみをシミュレー
トできる。
【００１５】図３は、本発明によるメモリ３０のブロッ
ク図を示す。メモリ３０は、メモリ・アレイ３１，列復
号器／感度増幅器（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒｓ
ａｍｐｌｉｆｉｅｒｓ）３４，データ入力／出力回路３
６，行復号器（ｒｏｗ ｄｅｃｏｄｅｒｓ）３８，ワー
ド・ライン・ドライバ４０，ワード・ライン電圧制御回
路４２およびメモリ・アレイ電源電圧制御回路４６を含
む。メモリ・セルは、ワード・ラインとビット・ライン
対の交点にある。代表的なメモリ・セル２０（図２）
は、「ＷＬ」と記されたワードラインと、「ＢＬ」と記
された一方のビット・ラインおよび「ＢＬ＊」と記され
た他方のビット・ラインからなるビット・ライン対とに
結合されて示されている。行復号器３８は行アドレスを
受け、それに応答して、メモリ・アレイ３１のワード・
ラインを選択するため行選択信号を与える。ワード・ラ
イン・ドライバ４０は、複数のワード・ライン・ドライ
バ回路を含み、各ワード・ライン・ドライバ回路は、行
復号器３８から行選択信号を受ける第１入力端子と、
「ＶWL」と記されたワード・ライン電源電圧を受ける第
２入力端子とを含む。ワード・ライン・ドライバ回路の
実施例は図６に示し、後で説明する。列復号器／感度増
幅器３４は、「ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ」と記さ
れた複数の列アドレス信号を受け、それに応答して、メ
モリ３０のリード動作中に選択されたビット・ライン対
からデータを読み出すため、あるいはメモリ３０のライ
ト動作中に選択されたビット・ライン対にデータを書き
込むためビット・ライン対を選択する。メモリ３０から
データを読み出すとき、列復号器／感度増幅器３４の感
度増幅器は、選択されたビット・ライン対から比較的小
さい差動信号を検出・増幅する。また、メモリ３０に
は、ビット・ライン等化およびプリチャージ回路（図示
せず）も含まれる。行復号器３８および列復号器／感度
増幅器３４によって行われるアドレス・デコーディング
および／またはプリデコーディングの量は重要ではな
く、他の実施例では異なってもよいことに留意された
い。
【００１６】ワード・ライン電圧制御回路４２は、「Ｖ
TEST1 」と記された第１制御信号を受けるためテスト・
パッド４３に結合された第１入力端子と、「ＶIN1 」と
記された第１電圧を受けるためテスト・パッド４４に結
合された第２入力端子と，電源電圧を受ける「ＶDD」と
記された電源電圧端子と、ワード・ライン電源電圧ＶWL
を供給する出力端子とを有する。メモリ・アレイ電源電
圧制御回路４６は、「ＶTEST2 」と記された第２制御信
号を受けるためテスト・パッド４７に結合された第１入
力端子と、「ＶIN2 」と記された第２電圧を受けるため
テスト・パッド４８に結合された第２入力端子と、電源
電圧を受ける電源電圧端子ＶDDと、メモリ・アレイ電源
電圧ＶARRAY を供給する出力端子とを含む。
【００１７】製造プロセス中に、メモリ３０はプローブ
・テスタを用いて欠陥セルについてテストされる。一般
に、プローブ・テストは、集積回路メモリの製造中に
「ウェハ・レベル」で行われる。ウェハ・レベルのプロ
ーブ・テストの目的は、各「ダイ」に欠陥セルがあるか
どうかを製造プロセスのできるだけ早期に判定すること
である。欠陥ダイの検出が早ければ早いほど、それ以降
の処理で浪費される時間およびコストは少なくなる。現
在利用可能なプローブ・テスト装置は、ダイ上の各パッ
ドに対して個別のプローブ・ニードルを利用して、ウェ
ハ上の各ダイのボンディング・パッドに接触する。テス
ト・パッド４３，４４，４７，４８は、メモリ３０のプ
ローブ・テスト中に、メモリ３０の他のテスト・パッド
（図示せず）とともに接触される。メモリ３０のワード
・ラインに可変電圧を供給するため、ワード・ライン電
圧制御回路４２はプローブ・テスト中に用いられる。ワ
ード・ラインに供給される電圧は、特定のテスト段階の
必要に応じて変えることができる。同様に、メモリ・ア
レイ電源電圧制御回路４６は、メモリ・アレイ３１に可
変電源電圧を供給するため、プローブ・テスト中に用い
られる。
【００１８】ウェハがプローブ・テスタの上に置かれる
と、テスト・プローブはダイ上のテスト・パッドに接触
する。テスト・パッドは、アドレス信号，制御信号およ
びテストに必要なデータをあたえ、テスト・パッド４
３，４４，４７，４８を含む。制御信号ＶTEST1 ，Ｖ
TEST2 は、プローブ・テスタによってテスト・パッド４
３，４７に与えられる。制御信号ＶTEST1 が論理ローの
場合、ワードライン電圧ＶWLは、電源電圧端子ＶDDに供
給される電源電圧にほぼ等しい。制御信号ＶTEST1が論
理ハイ電圧の場合、ワード・ライン電圧ＶWLは、電圧Ｖ
IN1 にほぼ等しい。電圧ＶIN1 は、プローブ・テスタに
よってテスト・パッド４４に供給される。制御信号Ｖ
TEST2 が論理ロー電圧に等しい場合、アレイ電源電圧Ｖ
ARRAY は電源電圧端子ＶDDに供給される電源電圧にほぼ
等しい。制御信号ＶTEST2 が論理ハイ電圧として供給さ
れると、アレイ電源電圧ＶARRAY は電圧ＶIN2 に等し
い。電圧ＶIN2 は、プローブ・テスタによってテスト・
パッド４８に供給される。
【００１９】本発明の好適実施例に従ってメモリ・アレ
イ３１をテストする場合、制御信号ＶTEST1 ，ＶTEST2
が論理ロー電圧として与えられ、正常電圧レベルがワー
ド・ラインとアレイとに与えられる。第１の所定の論理
状態は、論理ロー電圧で制御信号ＶTEST1 , ＶTEST2 に
よって、メモリ・アレイ３１の各メモリ・セルに書き込
まれる。第１の所定の論理状態は、全論理「１」，また
は全論理「０」またはその組合せからなるテスト・パタ
ーンでもよい。第１の所定の論理状態が正常電圧レベル
のアレイおよびワード・ラインで、メモリ・アレイ３１
の各セルに書き込まれると、制御信号ＶTEST2 が論理ハ
イとして与えられ、電圧ＶIN2 がテスト・パッド４８に
供給される。電圧ＶIN2 は、ＶDDに対して低減されたま
たは中間の電圧になる。電圧ＶIN2 が中間電圧レベルの
間に、メモリ・アレイ３１の各セルは第２の所定の論理
状態で再度書き込まる。第２の所定の論理状態は、第１
の所定の論理状態の反対である。次に、制御信号Ｖ
TEST1 が論理ハイ電圧として与えられる。制御信号Ｖ
TEST1 が論理ハイの場合、電圧ＶIN1 がプローブ・テス
タによってテスト・パッド４４に供給される。電圧Ｖ
IN1 は、中間または低減された電圧レベルで供給され
る。電圧ＶIN1 ，ＶIN2 が中間レベルの間に、メモリ・
アレイ３１の各セルは読み出される。次に、制御信号Ｖ
TEST1 ，ＶTEST2 は論理ロー電圧に戻され、それにより
ワード・ライン・ドライバ４０およびメモリ・アレイ３
１にＶDDにほぼ等しい電源電圧を供給する。メモリ・ア
レイ３１の各メモリ・セルは第２の所定の論理パターン
が変化したかどうか調べるため２度目に読み出される。
第２の所定のパターンが変化した場合、メモリ・アレイ
３１に欠陥セルがある。
【００２０】電圧ＶIN1 は、アドレス信号のひずみのた
めに生じる低減されたまたは劣化したワード・ライン電
圧をシミュレートするために、中間または低減された電
圧レベルで供給される。電圧ＶIN2 は、アレイの各セル
で劣化した電圧レベルを維持することにより不良時間を
短縮するため、ＶDDに対して低減されたレベルである。
その結果、欠陥セルについてアレイをテストするために
要する時間は短縮される。中間電圧レベルのワード・ラ
イン電圧ＶWLでアレイの内容を読み出すことにより、ソ
フト欠陥を有するセルが不十分な遷移モードのスタティ
ック雑音余裕のために不良となる可能性が高くなる。
【００２１】メモリ３０の正常動作中に、テスト・パッ
ド４３，４４，４７，４８は用いられず、メモリ３０は
ライト・サイクルおよびリード・サイクルを有する従来
のスタティック・ランダム・アクセス・メモリとして機
能する。
【００２２】図４は、図３のワード・ライン電源電圧制
御回路の実施例の概略図を示す。ワード・ライン電源電
圧制御回路４２は、テスト・パッド４３，４４，Ｐ−チ
ャネル・トランジスタ５１および抵抗５２を含む。Ｐ−
チャネル・トランジスタ５１は、ＶDDに接続されたソー
スと、第１制御信号ＶTEST1 を受けるためテスト・パッ
ド４３に接続されたゲートと、電圧ＶIN1 を供給するた
めテスト・パッド４４に接続されたドレインとを有す
る。抵抗５２は、Ｐ−チャネル・トランジスタ５１の制
御電極に接続された第１端子と、ＶSSに接続された第２
端子とを有する。
【００２３】論理ロー制御電圧ＶTEST1 がテスト・パッ
ド４３に供給されると、ワード・ライン電源電圧制御回
路４２のＰ−チャネル・トランジスタ５１は導通状態に
なる。テスト・パッド４４は浮動状態のままであり、そ
のため電源電圧端子ＶDDで供給される電源電圧は電圧Ｖ
IN1 として供給される。制御信号ＶTEST1 が論理ハイ電
圧のとき、Ｐ−チャネル・トランジスタ５１は実質的に
非導通状態となる。電圧ＶIN1 は、プローブ・テスタに
よって供給される電圧に等しくなる。次に、電圧ＶIN1
は、ワード・ライン・ドライバ回路６０（図６）に供給
される。テスト・パッド４３，４４は、プローブ・テス
ト中にのみ用いられる。プローブ・テストを完了した
後、ワード・ライン電圧制御回路４２は用いられない。
従って、テスト・パッド４３，４４は終端されないまま
である。抵抗５２は、メモリ３０の正常動作中にＶDDに
ほぼ等しい電圧をワード・ライン・ドライバ４０に供給
するため、Ｐ−チャネル・トランジスタ５１が導通状態
のままとなるように設けられる。
【００２４】図５は、図３のメモリ３０のメモリ・アレ
イ電源電圧制御回路４６の実施例の概略図を示す。メモ
リ・アレイ電源電圧制御回路４６は、テスト・パッド４
７，４８，Ｐ−チャネル・トランジスタ５５および抵抗
５６を含む。Ｐ−チャネル・トランジスタ５５は、ＶDD
に接続されたソースと、第２制御信号ＶTEST2 を受ける
ためテスト・パッド４７に接続されたゲートと、電圧Ｖ
IN2 を供給するためテスト・パッド４８に接続されたド
レインとを有する。抵抗５６は、Ｐ−チャネル・トラン
ジスタ５５の制御電極に接続された第１端子と、ＶSSに
接続された第２端子とを有する。
【００２５】論理ロー電圧ＶTEST2 がテスト・パッド４
７に供給されると、メモリ・アレイ電源電圧制御回路４
６のＰ−チャネル・トランジスタ５５は導通状態にな
る。テスト・パッド４８は浮動状態のままであり、その
ため、電源電圧端子ＶDDで供給される電源電圧は、メモ
リ・アレイ電源電圧ＶARRAY として供給される。制御信
号ＶTEST2 が論理ハイ電圧のとき、Ｐ−チャネル・トラ
ンジスタ５５は実質的に非導通状態である。アレイ電源
電圧ＶARRAY は、電圧ＶIN2 に等しい。抵抗５６は、テ
スト完了後にテスト・パッド４７，４８が終端されない
ままのときにＰ−チャネル・トランジスタ５５が常に導
通状態となることを保証する。電圧ＶIN1および電圧Ｖ
IN2 はプローブ・テスタによって供給され、任意の電圧
になりうることに留意されたい。しかし、好適な実施例
では、電圧ＶIN1 は、約５ボルトの電源電圧について約
２．９〜３．１ボルトに等しい中間電圧となるように選
択される。
【００２６】図６は、ワード・ライン・ドライバ回路６
０の実施例の概略図を示す。ワード・ライン・ドライバ
回路６０は、Ｐ−チャネル・トランジスタ６１，Ｎ−チ
ャネル・トランジスタ６２およびインバータ６３を含
む。Ｐ−チャネル・トランジスタ６１は、ＶDDに接続さ
れたソースと、ＶSSに接続されたゲートと、ドレインと
を有する。Ｎ−チャネル・トランジスタ６２は、Ｐ−チ
ャネル・トランジスタ６１のドレインに接続されたドレ
インと、「ＲＳ」と記された行選択信号を受けるゲート
と、「ＢＳ＊」と記されたアドレス信号を受けるソース
とを有する。インバータ６３は、Ｐ−チャネル・トラン
ジスタ６１のドレインに接続された入力端子と、ワード
・ライン電圧ＶWLを供給する出力端子とを有する。
【００２７】インバータ６３は、Ｐ−チャネル・トラン
ジスタ６４およびＮ−チャネル・トランジスタ６５を含
む。Ｐ−チャネル・トランジスタ６４は、ワード・ライ
ン電圧制御回路４２（図４）のＰ−チャネル・トランジ
スタ５１のドレインに接続されたソースと、Ｐ−チャネ
ル・トランジスタ６１のドレインに接続されたゲート
と、ワード・ライン電圧ＶWLを供給するドレインとを有
する。Ｎ−チャネル・トランジスタ６５は、Ｐ−チャネ
ル・トランジスタ６４のドレインに接続されたドレイン
と、Ｐ−チャネル・トランジスタ６４のゲートに接続さ
れたゲートと、ＶSSに接続されたソースとを有する。
【００２８】ワード・ライン・ドライバ回路６０は、行
アドレス・プリデコーダ（図示せず）からの行選択信号
ＲＳと、ブロック選択アドレス信号ＢＳ＊とを受け、ワ
ード・ライン電圧ＶWLを供給する。ワード・ライン電圧
ＶWLの電位は、ワード・ライン電圧制御回路４２（図
４）からの電圧ＶIN1 に依存する。メモリ３０のプロー
ブ・テスト中に、行選択信号ＲＳおよびアドレス信号Ｂ
Ｓ＊は、ワード・ライン・ドライバ回路６０に接続され
たワード・ラインが選択されると、ワード・ライン・ド
ライバ回路６０に供給される。好適実施例では、アドレ
ス信号ＢＳ＊はブロック選択信号であり、アクセスされ
るメモリ・アレイ３１のブロックまたはセクションを選
択するために用いられる。ワード・ラインＷＬに接続さ
れたメモリ・セルは、ワード・ライン電圧ＶWLが論理ハ
イ電圧に等しいときにアクセスされ、それによりセルの
アクセス・トランジスタは導通状態になる。動作中、Ｐ
−チャネル・トランジスタ６１は、そのゲート・ソース
間電圧（ＶGS）がスレッショルド電圧（ＶT ）または約
１．０ボルトよりも大きいときに導通状態になる。行選
択信号ＲＳが論理ハイ電圧であり、かつアドレス信号Ｂ
Ｓ＊が論理ロー電圧のとき、Ｎ−チャネル・トランジス
タ６２のＶGSはＶT よりも大きく、Ｎ−チャネル・トラ
ンジスタ６２は導通状態になる。Ｎ−チャネル・トラン
ジスタ６２のチャネル幅は、Ｐ−チャネル・トランジス
タ６１のチャネル幅よりも大きい。従って、行選択信号
ＲＳが論理ハイのとき、Ｎ−チャネル・トランジスタ６
２のコンダクタンスはＰ−チャネル・トランジスタ６１
のコンダクタンスよりも大きい。これにより、論理ロー
電圧がインバータ６３の入力端子に供給され、論理ハイ
のワード・ライン電圧ＶWLがワード・ラインに供給され
る。
【００２９】前述のように、ワード・ライン上の一連の
低振幅パルスは、セルによって中間ＤＣ電圧レベルとし
て判断でき、ここで中間ＤＣ電圧レベルにより、セルは
遷移モードで実質的に動作する。低振幅パルスは、論理
ハイの行選択信号ＲＳおよび論理ローのアドレス信号Ｂ
Ｓ＊を一時的に与えることにより、インバータ６３の出
力端子で生成できる。わかるように、これらの低振幅パ
ルスは、行選択信号ＲＳおよびアドレス信号ＢＳ＊が誤
ってひずんだときに、メモリ３０の正常動作中に発生す
る。電圧ＶWLを低減されたまたは中間電圧レベルで供給
することにより、アドレス信号のひずみをシミュレート
でき、不十分な遷移モードのスタティック雑音余裕によ
ってソフト欠陥を有するセルが不良となる可能性を高め
ることができる。
【００３０】以上、プローブ・テスト中にＶDDに対して
低減されたレベルで、アレイ電源電圧およびワード・ラ
イン電圧が供給される。低減された電圧は、メモリ・セ
ルのスタティック雑音余裕を劣化させ、ソフト欠陥を有
するセルはテスト中に不良になる可能性が高くなる。ま
た、ＶDDに対して低減されたワード・ライン電圧と、Ｖ
DDに対して低減された電源電圧を用いることにより、劣
化したレベルがセルに書き込まれ維持されるので、テス
トに要する時間が短縮される。また、ソフト欠陥を検出
するための標準的なプローブ・テストに伴う待ち時間も
短縮される。さらに、ワード・ライン電源電圧ＶWLおよ
びアレイ電源電圧ＶARRAY はメモリの周辺回路の動作に
影響を与えずに変えることができる。また、別の実施例
では、ワード・ライン電源電圧ＶWLおよびアレイ電源電
圧ＶARRAY は、信頼性テストで用いるためＶDDよりも大
きい電圧で供給することができる。
【００３１】好適な実施例の観点から本発明について説
明してきたが、本発明は多くの点で修正でき、具体的に
説明してきた実施例以外の他の実施例もあり得ることが
当業者に明らかである。例えば、本発明のテスト方法
は、ダイ上のテスト・パッドではなく外部ピンを利用し
て、パッケージングの後の最終テスト中に行うこともで
きる。よって、特許請求の範囲は、本発明の真の精神お
よび範囲に入る発明のあらゆる修正を網羅するものとす
る。
【図面の簡単な説明】
【図１】従来技術によるＳＲＡＭセルの概略図である。
【図２】本発明によるＳＲＡＭセルの概略図である。
【図３】本発明によるメモリのブロック図である。
【図４】図３のワード・ライン電圧制御回路の実施例の
概略図である。
【図５】図３のメモリのメモリ・アレイ電源電圧制御回
路の実施例の概略図である。
【図６】図３のメモリのワード・ライン・ドライバ回路
の実施例の概略図である。
【符号の説明】
２０ ４トランジスタ・メモリ・セル ２１，２２ 多結晶シリコン負荷抵抗 ２３，２４，２５，２６ Ｎ−チャネル・トランジスタ １０３，１０４ ノード ３０ メモリ ３１ メモリ・アレイ ３４ 列復号器／感度検出増幅器 ３６ データ入力／出力回路 ３８ 行復号器 ４０ ワード・ライン・ドライバ ４２ ワード・ライン電圧制御回路 ４３，４４ テスト・パッド ４６ メモリ・アレイ電源電圧制御回路 ４７，４８ テスト・パッド ５１ Ｐ−チャネル・トランジスタ ５２ 抵抗 ６０ ワード・ライン・ドライバ回路 ６１ Ｐ−チャネル・トランジスタ ６２ Ｎ−チャネル・トランジスタ ６３ インバータ ６４ Ｐ−チャネル・トランジスタ ６５ Ｎ−チャネル・トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 メアリー・アン・クーンズ アメリカ合衆国テキサス州オースティン、 ナンバー6213、メトリック・ブールヴァー ド12330

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 スタティック・ランダム・アクセス・メ
    モリ・セル（２０）のアレイ（３１）を有するメモリ
    （３０）において、各メモリ・セル（２０）はビット・
    ライン対およびワード・ラインに結合され、ワード・ラ
    インは、結合されたメモリ・セル（２０）をアクセスす
    るためワード・ライン電圧を導通し、各メモリ・セル
    （２０）は電源電圧端子に結合されたメモリ（３０）に
    おいて、欠陥メモリ・セルについてアレイをテストする
    方法であって：第１電源電圧を前記電源電圧端子に供給
    する段階；第１論理状態を有するデータ・ビットをメモ
    リ・セル（２０）に書き込む段階；前記第１電源電圧よ
    りも低い電位を有する第２電源電圧を前記電源電圧端子
    に供給する段階；前記メモリ・アレイ（３１）に前記第
    ２電源電圧が供給されている間に、第２論理状態を有す
    るデータ・ビットを前記メモリ・セル（２０）に書き込
    む段階；前記第１電源電圧の電位よりも低い電位を有す
    るワード・ライン電圧を前記ワード・ラインに供給する
    段階；および前記データ・ビットの論理状態が前記第２
    論理状態とは異なる論理状態に変化したかどうかを検出
    する段階；によって構成されることを特徴とする方法。
  2. 【請求項２】 スタティック・ランダム・アクセス・メ
    モリ・セル（２０）のアレイ（３１）を有するメモリ
    （３０）において、前記アレイ（３１）の各メモリ・セ
    ル（２０）はビット・ライン対およびワード・ラインに
    結合され、ワード・ラインは、結合されたメモリ・セル
    （２０）をアクセスするためワード・ライン電圧を導通
    し、各メモリ・セル（２０）はアレイ電源電圧端子に結
    合されたメモリ（３０）において、欠陥メモリ・セルに
    ついてアレイ（３１）をテストする方法であって：第１
    電源電圧を前記アレイ電源電圧端子に供給する段階；第
    １の所定のテスト・パターンを前記アレイ（３１）に書
    き込む段階；前記第１電源電圧よりも低い電位を有する
    第２電源電圧を前記アレイ電源電圧端子に供給する段
    階；前記アレイ（３１）に前記第２電源電圧が供給され
    ている間に、第２の所定のテスト・パターンを前記アレ
    イ（３１）に書き込む段階；前記第１電源電圧の電位よ
    りも低い電位を有するワード・ライン電圧を各ワード・
    ラインに供給する段階；および前記第２の所定のテスト
    ・パターンが変化したかどうかを検出する段階；によっ
    て構成されることを特徴とする方法。
  3. 【請求項３】 ビット・ラインおよびワード・ラインに
    結合された複数のメモリ・セル（３１）を有する集積回
    路メモリ（３０）であって：動作電圧を前記メモリ（３
    ０）に供給する電源電圧端子；アレイ電源電圧を前記複
    数のメモリ・セル（３１）に供給するアレイ電源電圧端
    子；ワード・ライン電源電圧を前記ワード・ラインに供
    給するワード・ライン電源電圧端子；前記ワード・ライ
    ンと、前記ワード・ライン電源電圧端子と、前記電源電
    圧端子とに結合された複数のワード・ライン・ドライバ
    回路（４０）であって、アドレス信号を受けることに応
    答してワード・ライン電圧をワード・ラインに供給する
    複数のワード・ライン・ドライバ回路（４０）；第１制
    御信号を受けることに応答して、前記アレイ電源電圧端
    子および前記電源電圧端子の一方を前記複数のメモリ・
    セル（３１）に結合する電源電圧制御回路（４６）；お
    よび第２制御信号を受けることに応答して、前記ワード
    ・ライン電源電圧端子および前記電源電圧端子の一方を
    結合するワード・ライン・ドライブ電圧制御回路（４
    ２）；によって構成されることを特徴とする集積回路メ
    モリ（３０）。
  4. 【請求項４】 メモリ・セルのアレイ（３１）を有し、
    各メモリ・セル（２０）がワード・ラインおよびビット
    ・ライン対に結合されたスタティック・ランダム・アク
    セス・メモリ（３０）であって：電源電圧を受ける電源
    電圧端子；前記メモリ・アレイに結合された出力端子
    と、前記電源電圧端子に結合された第１入力端子と、第
    １テスト電圧を受ける第２入力端子とを有する第１制御
    回路（４６）であって、前記第１制御回路（４６）は、
    第１制御信号が第１論理状態であることに応答して前記
    電源電圧を前記メモリ・アレイ（３１）に供給し、前記
    第１制御信号が第２論理状態であることに応答して前記
    第１テスト電圧を前記メモリ・アレイ（３１）に供給す
    る第１制御回路（４６）；アドレス信号を受けることに
    応答して、ワード・ライン電圧を前記ワード・ラインに
    供給するワード・ライン・ドライバ回路（４０）；およ
    び前記ワード・ライン・ドライバ回路（４０）に結合さ
    れた出力端子と、前記電源電圧端子に結合された第１入
    力と、第２テスト電圧を受ける第２入力端子とを有する
    第２制御回路（４２）であって、前記第２制御回路（４
    ２）は、第２制御信号が前記第１論理状態であることに
    応答して前記電源電圧を前記ワード・ライン・ドライバ
    回路（４２）に供給し、前記第２制御信号が前記第２論
    理状態であることに応答して前記第２テスト電圧を前記
    ワード・ライン・ドライバ回路（４０）に供給する第２
    制御回路（４２）；によって構成されることを特徴とす
    るスタティック・ランダム・アクセス・メモリ（３
    ０）。
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