JPH0786105A - 極細半導体装置 - Google Patents

極細半導体装置

Info

Publication number
JPH0786105A
JPH0786105A JP24878593A JP24878593A JPH0786105A JP H0786105 A JPH0786105 A JP H0786105A JP 24878593 A JP24878593 A JP 24878593A JP 24878593 A JP24878593 A JP 24878593A JP H0786105 A JPH0786105 A JP H0786105A
Authority
JP
Japan
Prior art keywords
chip
identification
different
chips
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP24878593A
Other languages
English (en)
Other versions
JP2663846B2 (ja
Inventor
Hiroshi Miyaki
博 宮木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP24878593A priority Critical patent/JP2663846B2/ja
Publication of JPH0786105A publication Critical patent/JPH0786105A/ja
Application granted granted Critical
Publication of JP2663846B2 publication Critical patent/JP2663846B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 【目的】 1次元CCDイメージセンサのような長大な
チップをダイシング後に拡大シート上において位置補正
する際に、隣接のチップとの誤認識を避ける。 【構成】 各チップ1a、1b、1cの両端に、位置
(θを含む)検出用の識別パターンを形成する。その
際、ウエハ上で隣接するチップ同士では互いに異なる識
別パターン2、3を付与する。 【効果】 第1回目の画像認識によりチップ1aの認識
パターンAを検出し[(a)図]、第2回目の画像認識
において認識パターンBを検出した場合[(b)図]、
第1回目の検出パターンと第2回目の検出パターンとが
異なっていることにより、チップ1aのθがずれている
ことを検出できる。従って、(c)図に示すように、θ
補正を行うことができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、1回の画像処理により
全体を認識することができないような長大な半導体装置
に関し、特にダイシング後のシート拡大時に隣接チップ
同士を識別しうるようにした極細半導体装置に関する。
【0002】
【従来の技術】半導体装置の組み立て工程では、ウエハ
をダイシングし、シートを拡大して個々のチップに分離
した後、チップをパッケージまたはリードフレームに搭
載している。その際に、画像処理装置を用いてウエハ内
に配列された個々のチップを認識し、その位置(X、
Y、θ)を補正することが必要となるが、例えば、1次
元CCDイメージセンサの場合のように長大なチップ
(例えば、50mm×0.5mm)の場合、1回の画像
処理により全体を把握することはできないので、複数回
に分けて画像処理を行っている。
【0003】すなわち、図4(a)に示されるように、
各チップ1a、1b、1cの左右両端に識別パターン
2、3を設けておき、第1回目の画像処理により、チッ
プ1aの識別パターン2を認識領域4において認識し、
画像処理装置のカメラを移動し、第2回目の画像処理に
おいて、図4(b)に示すように、チップ右端に設けた
認識パターン3を認識領域4において認識して、チップ
の位置(X、Y、θ)を補正していた。
【0004】ところで、同一ウエハ内に異なる種類のチ
ップを形成した場合には、個々のチップを識別するため
に、チップ毎に異なった識別パターンを形成することが
ある(例えば、特開61−142734号公報)。
【0005】
【発明が解決しようとする課題】図5に示すように、一
般のチップ1dではθ方向のズレによる影響は無視でき
る程に小さいが[図5の(a)のy1 ]、素子の縦横の
寸法比が大きく異なる(例えば1:100)細長いチッ
プ1の場合、θ方向のズレによる影響が非常に大きくな
り[図5の(b)のy2 ]、そのため、図6(a)、
(b)に示すように、第1回目の画像処理と第2回目の
画像処理を異なるチップに対して行ってしまうことがあ
った。しかし、従来技術では、すべてのチップに対して
同一のパターンを付与していたので、このような場合
に、隣接のチップであることを認識できずに、θ補正を
行う必要のないものと判断してしまい、その結果、θズ
レの状態のままマウントされることとなり、不良品を発
生させる原因となっていた。このような不都合を解消す
るために、チップ当たりの認識領域を増やすことも行わ
れてきたが、このような手段は工数が増えて作業性が悪
化するものであり、また、根本的な解決策とはなってい
なかった。
【0006】また、特開昭61−142734号公報に
記載された手段は、異なる種類のチップに異なる種類の
パターンを付与するものであり、1個のチップには1つ
のパターンを付与するのみであったので、この従来技術
により、長大なチップの位置ズレの検出を行うことは不
可能であった。
【0007】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、チップの両端に、ウエハ上におい
て他のチップと識別しうるように隣接する他のチップと
は異なった識別用パターンが付与されていることを特徴
とする極細半導体装置が提供される。
【0008】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は、本発明の第1の実施例を示す平面
図である。同図に示されるように、極細かつ長大な形状
を有するチップ1a、1b、1c、…、の短辺側の両端
近辺には、各チップを他のチップから識別しうるよう
に、各チップ毎に他のチップとは異なる識別パターン
2、3が形成されている。これらの識別パターンは、例
えば、配線を形成するためのアルミニウム膜を用いて、
フォトリソグラフィ法およびドライエッチング法により
配線と同時に形成することができる。識別パターンの形
状は、チップ毎に異なっていれば英数字、図形、記号等
のいずれであってもよい。また、2つの識別パターン
2、3の位置は、チップのθズレをできるだけ高い精度
で検出することができるようにするため、極力距離が離
れていることが望ましいが、必ずしもチップの最両端に
形成する必要はない。
【0009】次に、図2を参照して、本実施例の半導体
チップに対する位置合わせ方法について説明する。本実
施例において、チップは細長く、認識領域の一視野内に
チップの一部しか入らないことを前提としている。ま
ず、チップの一端の識別パターン2を認識領域4内に捕
らえこれを認識する[図2の(a)]。次に、光学的認
識手段をチップの他端側に移動させて識別パターン3を
認識する[図2の(b)]。この認識パターン3が先の
識別パターン2と同じであれば、θ方向のズレはなく、
一つのチップが正しく識別されたことになる。チップに
θ方向のズレがある場合、図2(b)に示されるよう
に、2と3において異なった識別パターンを認識するこ
とになる。この場合、異なったチップの両端が認識され
たことを示し、識別パターン2と同じ識別パターンを認
識するように、チップまたはチップ搭載装置側のθ補正
が行われ[図2の(c)]、認識は終了する。
【0010】ウエハ内の全てのチップに対して異なる識
別パターンを付与することはチップ数が多くなると実際
には困難となる。しかし、θ方向のズレ量がある範囲内
にあることが明らかな場合、識別パターンはこの範囲よ
り多少広い範囲で繰り返し形成することにより、識別パ
ターンの種類を減らすことが可能である。例えば最大4
チップ分のθ方向のズレが生じる可能性がある場合、識
別パターンはこれより大きい5チップ以上毎に同じパタ
ーンを繰り返すようにすればよい。
【0011】図3は、本発明の第2の実施例を示す平面
図である。この実施例では、各チップ毎に一端の識別パ
ターン2と他端の識別パターン3とが異なっている。そ
の上でさらに長辺同士が隣接するチップ間で識別パター
ンが異なるようになされている。このように構成するこ
とにより、先の実施例の場合と同様の効果を得ることが
できる他、各チップ単体において左右の識別を容易に行
うことができるようになる。また、短辺同士が隣接して
いるチップ間において、その隣接する端部に付与される
識別パターン同士を異ならしめるようにすることができ
る。このようにすれば、短辺同士が接するチップ間での
誤認識をも排除することができる。
【0012】
【発明の効果】以上説明したように、本発明による半導
体装置は、細長いチップの短辺側両端に、チップ毎に異
なる識別パターンを形成したものであるので、本発明に
よれば、チップ両端の識別パターンをそれぞれ認識し、
その2つの識別パターンが同一チップに属するものであ
るか否かを判定することにより、確実に短時間でチップ
の識別を行うことが可能となり、チップ誤認識によるチ
ップ位置の誤判断を防止できるようになる。現在、例え
ば1次元CCDイメージセンサでは、多画素化によりチ
ップが一層細長くなる傾向にあるが、本発明はこの傾向
に対処するものであり、上記構成により生産性の向上と
歩留りの大幅な改善を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の平面図。
【図2】本発明の第1の実施例に対する位置合わせ作業
を説明するための平面図。
【図3】本発明の第2の実施例の平面図。
【図4】従来例の平面図。
【図5】従来例の問題点を説明するための平面図。
【図6】従来例の問題点を説明するための平面図。
【符号の説明】
1、1a、1b、1c、1d チップ 2 識別パターン 3 識別パターン 4 認識領域

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 チップの両端に、ウエハ上において長辺
    同士が隣接する他のチップとは異なった識別パターンが
    付与されていることを特徴とする極細半導体装置。
  2. 【請求項2】 同一のチップにおいて両端の識別パター
    ンが互いに異なっていることを特徴とする請求項1記載
    の極細半導体装置。
  3. 【請求項3】 ウエハ上において、同一の識別パターン
    のチップが数個おきに現れることを特徴とする請求項1
    記載の極細半導体装置。
  4. 【請求項4】 ウエハ上において、互いに短辺側の端部
    同士が隣接するチップ間では、その隣接する端部におけ
    る識別パターン同士が互いに異なっていることを特徴と
    する請求項1記載の極細半導体装置。
JP24878593A 1993-09-09 1993-09-09 極細半導体装置 Expired - Lifetime JP2663846B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24878593A JP2663846B2 (ja) 1993-09-09 1993-09-09 極細半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24878593A JP2663846B2 (ja) 1993-09-09 1993-09-09 極細半導体装置

Publications (2)

Publication Number Publication Date
JPH0786105A true JPH0786105A (ja) 1995-03-31
JP2663846B2 JP2663846B2 (ja) 1997-10-15

Family

ID=17183365

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24878593A Expired - Lifetime JP2663846B2 (ja) 1993-09-09 1993-09-09 極細半導体装置

Country Status (1)

Country Link
JP (1) JP2663846B2 (ja)

Also Published As

Publication number Publication date
JP2663846B2 (ja) 1997-10-15

Similar Documents

Publication Publication Date Title
US6300224B1 (en) Methods of dicing semiconductor wafer into chips, and structure of groove formed in dicing area
US4543659A (en) Method for recognizing a pellet pattern
JP4514322B2 (ja) 部品実装方法、及び部品実装装置
US5532520A (en) Semiconductor wafer with alignment marks
JP4946668B2 (ja) 基板位置検出装置及び基板位置検出方法
US7192791B2 (en) Semiconductor wafer having an edge based identification feature
US20120140193A1 (en) Dynamic wafer alignment method in exposure scanner system
JP2591464B2 (ja) ダイボンディング装置
JP3263871B2 (ja) 基板および基板の位置合わせ方法
US4553845A (en) Device for and method of aligning two bodies
EP2168155B1 (en) Integrated circuits on a wafer and methods for manufacturing integrated circuits
US5800906A (en) Label for semiconductor wafer
JPH0786105A (ja) 極細半導体装置
CN112770480B (zh) 软性线路板
KR20000041236A (ko) 웨이퍼 프로브 시스템의 사전 정렬 장치
US5881888A (en) Wafer die pick-up method
JPH0652756B2 (ja) ウエハカセツト
JPH1074240A (ja) 文字位置検出方法
JP3336123B2 (ja) ペレットボンディング装置のペレット位置検出方法
JP2000201000A (ja) 回路基板の位置決め方法及び回路基板
JP3528366B2 (ja) 集積回路装置
KR0139702B1 (ko) 반도체장치 및 그 제조방법과 얼라인먼트방법
JP2001353716A (ja) セラミック集合基板へのブレーク溝形成方法
JPH1030911A (ja) 微小ワーク片の位置検出方法
JPH0273700A (ja) 電子部品自動搭載方法