JPH0786832B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0786832B2 JPH0786832B2 JP58047484A JP4748483A JPH0786832B2 JP H0786832 B2 JPH0786832 B2 JP H0786832B2 JP 58047484 A JP58047484 A JP 58047484A JP 4748483 A JP4748483 A JP 4748483A JP H0786832 B2 JPH0786832 B2 JP H0786832B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- main memory
- program
- instructed
- output device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、動作モードにより命令の実行速度を可変とす
る情報処理装置に関する。
る情報処理装置に関する。
最近の超小形電子計算機の発達は目ざましく、特にパー
ソナルコンピユータに代表される分野は市場が急速に拡
大している。これらパーソナルコンピユータは世界標準
的なマイクロプロセツサが使用されている。インテル社
製の8085,8086,モトローラ社製のMC68000等がその代表
例である。一方、パーソナルコンピユータよりも上にラ
ンクされるオフイスコンピユータと呼ばれる分野にも、
これら主流のマイクロプロセツサが用いられるケースが
多い。
ソナルコンピユータに代表される分野は市場が急速に拡
大している。これらパーソナルコンピユータは世界標準
的なマイクロプロセツサが使用されている。インテル社
製の8085,8086,モトローラ社製のMC68000等がその代表
例である。一方、パーソナルコンピユータよりも上にラ
ンクされるオフイスコンピユータと呼ばれる分野にも、
これら主流のマイクロプロセツサが用いられるケースが
多い。
ところで、上記した通常の電子計算機システムにおいて
は、命令実行のための処理速度は一定である。従つて、
広範囲のユーザに使用される様、計算機をモデル分け
し、価格差をつけようとしたとき性能、特に命令実行速
度によつて区分けしていた。即ち、基本クロツクを変え
たり、フアームウエアループを挿入することによつて性
能差をつけていた。ここで、フアームウエアとはマイク
ロプログラムルーチンのことをいう。本明細書では特に
基本命令のルーチン以外の従来マイクロ命令としてプロ
グラムで処理されていたものを指す。しかしながら、上
記従来方式では、命令実行のための速度が全体的にしか
変化しない。このため、入出力制御まで影響が及び、そ
うでなくても本体処理速度に比較して処理速度の遅い入
出力処理が余計に遅くなるといつた欠点があつた。
は、命令実行のための処理速度は一定である。従つて、
広範囲のユーザに使用される様、計算機をモデル分け
し、価格差をつけようとしたとき性能、特に命令実行速
度によつて区分けしていた。即ち、基本クロツクを変え
たり、フアームウエアループを挿入することによつて性
能差をつけていた。ここで、フアームウエアとはマイク
ロプログラムルーチンのことをいう。本明細書では特に
基本命令のルーチン以外の従来マイクロ命令としてプロ
グラムで処理されていたものを指す。しかしながら、上
記従来方式では、命令実行のための速度が全体的にしか
変化しない。このため、入出力制御まで影響が及び、そ
うでなくても本体処理速度に比較して処理速度の遅い入
出力処理が余計に遅くなるといつた欠点があつた。
本発明は上記欠点に鑑みてなされたものであり、特定の
モードにおいては最高速度で動作し、その他のモードで
は命令実行速度を任意に変化させることで、入出力制御
に影響を及ぼすことなく計算機システムのモデルによる
性能差をつけることを可能とした情報処理装置を提供す
ることを目的とする。
モードにおいては最高速度で動作し、その他のモードで
は命令実行速度を任意に変化させることで、入出力制御
に影響を及ぼすことなく計算機システムのモデルによる
性能差をつけることを可能とした情報処理装置を提供す
ることを目的とする。
本発明は、上記目的を達成するため、特権モード，ユー
ザモードの如く、少くとも２つの動作モードを持つ情報
処理装置において、上記動作モードが表示されるシステ
ムフラグ（フリツプフロツプ）を設けると共に、プロセ
ツサ内に、このフラグに対し動作モードを設定・認識す
る手段，命令単位に外部割込みの検出を行なう手段，両
手段により、それぞれユーザモード／外部割込み無しを
検出したとき、各命令実行前に一定時間待ちを行なう手
段を設け、特権モードにおいては最高速度で動作指示を
行ない、ユーザモードにおいては任意に命令実行速度を
可変とする如くコントロールするものである。
ザモードの如く、少くとも２つの動作モードを持つ情報
処理装置において、上記動作モードが表示されるシステ
ムフラグ（フリツプフロツプ）を設けると共に、プロセ
ツサ内に、このフラグに対し動作モードを設定・認識す
る手段，命令単位に外部割込みの検出を行なう手段，両
手段により、それぞれユーザモード／外部割込み無しを
検出したとき、各命令実行前に一定時間待ちを行なう手
段を設け、特権モードにおいては最高速度で動作指示を
行ない、ユーザモードにおいては任意に命令実行速度を
可変とする如くコントロールするものである。
このことにより、入出力制御に影響を与えることなく、
ユーザプログラムの命令実行速度を可変とすることが出
来、システムのモデルによる性能差がつけられる。
ユーザプログラムの命令実行速度を可変とすることが出
来、システムのモデルによる性能差がつけられる。
以下、図面を使用して本発明に関し詳述する。
第１図は本発明の情報処理装置の接続構成例を示すブロ
ツク図である。
ツク図である。
図において、１はCPU、２は主メモリ、3,4は入出力機器
であり、これら各ユニツト１,2,3,4はシステムバス５を
介して共通に接続される。上述した様に、CPU１はマイ
クロプロセツサを核とし、主メモリ２に収納されたプロ
グラム（OS/ユーザプログラム）に従い演算制御、ある
いはシステムバス５に接続された各ユニツト2,3,4のコ
ントロールを行なう。
であり、これら各ユニツト１,2,3,4はシステムバス５を
介して共通に接続される。上述した様に、CPU１はマイ
クロプロセツサを核とし、主メモリ２に収納されたプロ
グラム（OS/ユーザプログラム）に従い演算制御、ある
いはシステムバス５に接続された各ユニツト2,3,4のコ
ントロールを行なう。
第２図は、第１図に示したCPUのうち、本発明と特に関
係する部分のみを抽出して示した内部構成図である。
係する部分のみを抽出して示した内部構成図である。
図において、11はマイクロプロセツサ（μCPU）であ
り、命令コードが持つそれぞれの機能を実現するのはも
ちろんのこと、後述するシステムフラグレジスタ（SFR1
2）へのモード設定，モード認識，そして命令単位に割
込みの検出を行ない、上記フラグレジスタ12が特定モー
ドを表示し、且つ割込みがなかつたときに限り、各命令
実行前に一定時間待ちを行なう。システムフラグレジス
タ12は、プログラムの実行状態を示す複数ビツトから成
り、少くとも１ビツトは、CPU１が特権モードで動作す
るか、あるいはユーザモードで動作するか表示するUPM
ビツトが割付けられる。このモード設定及び認識は、上
記マイクロプロセツサ11により行なわれることは上述し
たとおりである。
り、命令コードが持つそれぞれの機能を実現するのはも
ちろんのこと、後述するシステムフラグレジスタ（SFR1
2）へのモード設定，モード認識，そして命令単位に割
込みの検出を行ない、上記フラグレジスタ12が特定モー
ドを表示し、且つ割込みがなかつたときに限り、各命令
実行前に一定時間待ちを行なう。システムフラグレジス
タ12は、プログラムの実行状態を示す複数ビツトから成
り、少くとも１ビツトは、CPU１が特権モードで動作す
るか、あるいはユーザモードで動作するか表示するUPM
ビツトが割付けられる。このモード設定及び認識は、上
記マイクロプロセツサ11により行なわれることは上述し
たとおりである。
このシステムフラグレジスタ12出力は、テストセレクタ
13を経由して、マイクロプロセツサ11に供給される。テ
ストセレクタ13はマイクロプロセツサ11によつてイネー
ブルされ、マイクロプロセツサ11がテストセレクタ13を
介して上記システムフラグレジスタ12の内容を認識す
る。
13を経由して、マイクロプロセツサ11に供給される。テ
ストセレクタ13はマイクロプロセツサ11によつてイネー
ブルされ、マイクロプロセツサ11がテストセレクタ13を
介して上記システムフラグレジスタ12の内容を認識す
る。
第３図は本発明動作の要部を示すフローチヤートであ
る。
る。
以下、本発明の動作につき詳述する。
CPU１により実行されるプログラムの種類を大別する
と、管理プログラムとユーザプログラムに分けられる。
管理プログラムの中核部分は、主メモリ２中に常駐し、
ユーザプログラム及び管理プログラムの残りの部分は、
必要時上記主メモリ２へロードされ実行される。従つ
て、これは通常、入出力機器3,4の１つとして存在する
磁気デイスク装置あるいはフロツピーデイスク装置に収
納されている。又、上記管理プログラムはOF（オペレー
テイングシステム）とも称される。
と、管理プログラムとユーザプログラムに分けられる。
管理プログラムの中核部分は、主メモリ２中に常駐し、
ユーザプログラム及び管理プログラムの残りの部分は、
必要時上記主メモリ２へロードされ実行される。従つ
て、これは通常、入出力機器3,4の１つとして存在する
磁気デイスク装置あるいはフロツピーデイスク装置に収
納されている。又、上記管理プログラムはOF（オペレー
テイングシステム）とも称される。
入出力機器3,4を動作させるとき、上述した２種のプロ
グラムの関係につき簡単に述べる。まず、ユーザプログ
ラム側で動作させたい入出力機器3,4の機器番号と動作
内容を、あらかじめOSとのインターフエースで定義され
たフオーマツトに従い、マクロ命令によりOSに通知す
る。このマクロ命令は通常、スーパーバイザコール命令
（SVC）と呼ばれる。これにより、実際の入出力機器の
制御をOSが行なう。このとき、入出力機器3,4とのデー
タ交換は出力命令（OUT）と入力命令（IN）とにより行
なわれる。
グラムの関係につき簡単に述べる。まず、ユーザプログ
ラム側で動作させたい入出力機器3,4の機器番号と動作
内容を、あらかじめOSとのインターフエースで定義され
たフオーマツトに従い、マクロ命令によりOSに通知す
る。このマクロ命令は通常、スーパーバイザコール命令
（SVC）と呼ばれる。これにより、実際の入出力機器の
制御をOSが行なう。このとき、入出力機器3,4とのデー
タ交換は出力命令（OUT）と入力命令（IN）とにより行
なわれる。
一方、通常の計算機システムでは、命令単位に割込み
（INT）の検出を行なつている。これは、主に入出力機
器3,4の制御を行なうものである。第３図では、割込み
（INT）とユーザモード（UPM）の両方を演出している。
UPMであることが表示されると、命令単位に割込みが常
に検出され、フローチヤートで示す如く一定時間待ちの
処理が挿入される。このことは、ユーザモードで命令の
実行時間が遅くなることを意味する。つまり、ユーザモ
ードでない（SVM）とき、最高速度で動作し、このと
き、入出力動作の制御が行なわれる。
（INT）の検出を行なつている。これは、主に入出力機
器3,4の制御を行なうものである。第３図では、割込み
（INT）とユーザモード（UPM）の両方を演出している。
UPMであることが表示されると、命令単位に割込みが常
に検出され、フローチヤートで示す如く一定時間待ちの
処理が挿入される。このことは、ユーザモードで命令の
実行時間が遅くなることを意味する。つまり、ユーザモ
ードでない（SVM）とき、最高速度で動作し、このと
き、入出力動作の制御が行なわれる。
第２図を使用して説明する。まず、マイクロプロセツサ
11の制御のもとで、システムフラグレジスタ12の内容が
セツト／リセツトされる。つまり、プログラムがユーザ
モードで動作するときUPMがセツトされ、ユーザモード
からスーパーバイザモードへ移行するとリセツトされ
る。この出力はテストセレクタ13を介して割込み信号
（INT）と共にマイクロプロセツサ11へ入力される。マ
イクロプロセツサ11は、上記モード及び割込みの有無を
検出し、UPM/割込み無しのとき各命令実行前に一定時間
待ちを行なう。このことにより、入出力制御に影響を及
ぼすことなく命令実行速度を可変としている。
11の制御のもとで、システムフラグレジスタ12の内容が
セツト／リセツトされる。つまり、プログラムがユーザ
モードで動作するときUPMがセツトされ、ユーザモード
からスーパーバイザモードへ移行するとリセツトされ
る。この出力はテストセレクタ13を介して割込み信号
（INT）と共にマイクロプロセツサ11へ入力される。マ
イクロプロセツサ11は、上記モード及び割込みの有無を
検出し、UPM/割込み無しのとき各命令実行前に一定時間
待ちを行なう。このことにより、入出力制御に影響を及
ぼすことなく命令実行速度を可変としている。
以上説明の如く本発明によれば、入出力制御に影響を与
えることなくユーザプログラムの命令実行速度を可変と
することが出来、システムのモデルによる性能差がつけ
られる。
えることなくユーザプログラムの命令実行速度を可変と
することが出来、システムのモデルによる性能差がつけ
られる。
第１図は本発明の情報処理装置の接続構成例を示すブロ
ツク図、第２図は第１図に示したCPUのうち、本発明と
関係する部分のみ抽出して示した内部構成図、第３図は
本発明動作の要部のみを示すフローチヤートである。１ ……CPU、２……主メモリ、3,4……入出力機器、11…
…マイクロプロセツサ（μCPU）、12……システムフラ
グレジスタ（SFR）、13……テストセレクタ。
ツク図、第２図は第１図に示したCPUのうち、本発明と
関係する部分のみ抽出して示した内部構成図、第３図は
本発明動作の要部のみを示すフローチヤートである。１ ……CPU、２……主メモリ、3,4……入出力機器、11…
…マイクロプロセツサ（μCPU）、12……システムフラ
グレジスタ（SFR）、13……テストセレクタ。
Claims (3)
- 【請求項１】管理プログラムおよびユーザプログラムが
格納される主メモリと、 バスを介して前記主メモリに接続された入出力機器と、 前記バスを介して前記主メモリおよび前記入出力機器に
接続され、前記主メモリのプログラムに基づき処理を行
うCPUと、 前記ユーザプログラムから前記管理プログラムに前記入
出力機器への入出力動作が指示されたか否かを検出する
第１の検出手段と、 前記CPUに対して外部割り込みが指示されたか否かを検
出する第２の検出手段と、 前記第１および前記第２の検出手段により、前記入出力
動作が指示されずかつ前記外部割り込みが指示されない
ことが検出されたときに、自動的に前記ユーザプログラ
ムの各命令実行前に一定時間待ちを行う手段と を具備したことを特徴とする情報処理装置。 - 【請求項２】管理プログラムおよびユーザプログラムが
格納される主メモリと、 バスを介して前記主メモリに接続された入出力機器と、 前記バスを介して前記主メモリおよび前記入出力機器に
接続され、前記主メモリのプログラムに基づき処理を行
うCPUと、 前記ユーザプログラムから前記管理プログラムに前記入
出力機器への入出力動作が指示されたか否かを検出する
第１の検出手段と、 前記CPUに対して外部割り込みが指示されたか否かを検
出する第２の検出手段と、 前記第１および前記第２の検出手段により、前記入出力
動作が指示されずかつ前記外部割り込みが指示されない
ことが検出されたときに、自動的に前記ユーザプログラ
ムの実行速度を落とす手段と を具備したことを特徴とする情報処理装置。 - 【請求項３】管理プログラムおよびユーザプログラムが
格納される主メモリと、 バスを介して前記主メモリに接続された入出力機器と、 前記バスを介して前記主メモリおよび前記入出力機器に
接続され、前記主メモリのプログラムに基づき処理を行
うCPUと、 前記ユーザプログラムから前記管理プログラムに前記入
出力機器への入出力動作が指示されたか否かを検出する
第１の検出手段と、 前記CPUに対して外部割り込みが指示されたか否かを検
出する第２の検出手段と、 前記第１または前記第２の検出手段により、前記入出力
動作が指示されたか、または、前記外部割り込みが指示
されたことが検出されたときのみに、自動的に前記管理
プログラムを最高速度で実行する手段と を具備したことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047484A JPH0786832B2 (ja) | 1983-03-22 | 1983-03-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047484A JPH0786832B2 (ja) | 1983-03-22 | 1983-03-22 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172043A JPS59172043A (ja) | 1984-09-28 |
| JPH0786832B2 true JPH0786832B2 (ja) | 1995-09-20 |
Family
ID=12776397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047484A Expired - Lifetime JPH0786832B2 (ja) | 1983-03-22 | 1983-03-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786832B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6222128A (ja) * | 1985-07-22 | 1987-01-30 | Sharp Corp | デ−タ処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826585B2 (ja) * | 1975-12-15 | 1983-06-03 | 日本電気株式会社 | プログラムデバツグキコウツキデ−タシヨリソウチ |
| JPS6013495B2 (ja) * | 1979-12-28 | 1985-04-08 | 三菱電機株式会社 | プログラムトレ−ス装置 |
-
1983
- 1983-03-22 JP JP58047484A patent/JPH0786832B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｉ．フローレンス・著，相磯秀夫・監訳「電子計算機システム技術と機構」（昭４７−１０−２５）新曜社Ｐ．９３−１１９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172043A (ja) | 1984-09-28 |
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