JPS59172043A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、動作モードにより命令の実行速度をｒｉＪ変
とする情報処理装置に関する。

〔発明の技術的背景とその問題点〕

最近の超重形電子計算機の発達は目ざましく、特に、Ｉ
Ｐ−ソナルコンピュータに代表される分野は市場が急速
に拡大している。これらノや一ソナルコンピュータは世
界標りｂ的なマイクロプロセッサが使用されている。イ
ンテル社製の８　（＋　８　５　。

８０８６　、モトローラ社製のＭ　Ｃ　ｆｉ　８　０　
０　０等がその代表例である。一万，パーソナルコンピ
ュータよりも上にランクされるオフィスコンピュータと
呼ばれる分野にも、これら玉流のマイクロプロセッサが
用いられるケースが多い。

ところで、上記した通常の電子計算機システムにおいて
は、命令実行のための処理速度は一定である。従って、
広範囲のユーザに使用される様、計算後金モデル分けし
、価格差をつけようとしたとき性能、特に命令実行速１
共によって区分けしていた。即ち、基本クロックを変え
たり、ファームワエアルーゾを挿入することによって性
能差をつけていた。ここで、ファームウェアとはマイク
ロプログラムルーチンのこと−２いう。本明細書では特
に基本命令のルーヂン以外の従来マイクロ分会としてプ
ログラムで処理されていたものを指す。しかしながら、
上記従来方式では、命令実行のための速度が全体的にし
か変化しない。このため、入出力催１砒まで影響が及び
、そうでなくても本体処理速Ｉ３ｔζ＝比較して処理速
成の遅い入出力処理が余計に遅くなるといった欠点があ
った。

〔発明の目的〕

本発明は上記欠点に渥みてなされたものであり、特定の
モードにおいては最高速度で動ｆｆ：　ｔ、、その他の
モードでは命令実行速度を任意ζ二変イヒさせることで
、入出力割判に影響を及１すことすく計算機システムの
モデル１−よる性能差をつけることを可能とした情報処
理装置を提供−「ること全目的とする。

〔発明の概要〕

本発明は、上記目的を達成するため、％催モード、ユー
ザモードの如く、少くとも２つの動作モード金持つ情報
処理装置におυ１て、上Ｊ己動作モードが表示されるシ
ステムフラグ（フリップフロップ）を設けると共１：ｌ
−、プロセッサ内：二、このフラグに対し動作モード全
設定・Ａ忍識する手段、命令単位に外部割込みの検出を
行なう手段２両手段により、それぞれユーザモード／外
部割込み無しを検出したとき、各命令実行的に一定時間
待ちを行なう手段金膜け、％侑モードにおいては最高速
ＩＷで動作指示を行ない、ユーザモードにおいては任意
に命令実行速度金町変とする如くコントロールするもの
である。

このことにより、人出力制御に影響を与えることなく、
ユーザプログラムの命令実行速度を可変とすることが出
来、システムのモデルによる性能差がつけられる。

〔発明の実施例〕

以下、図面全使用して本発明に関し詳述する。

第１図は本発明の情報処理装置の接続構成例を示すブロ
ック図である。

図において、ＩはＣＰＵ、２は主メモリ、３゜４は入出
力機器であり、これら各ユニットＬ。

２　、３　、４ハシステムパス５を介して共通に接続さ
れる。上述した様に、ＣＰ　Ｕ　７はマイクロプロセッ
サを核とし、王メモリ２に収納されたプログラム（，０
８／ユーザプログラム）に従いｍｌ算制御、あるいはシ
ステム・々ス５に接続された各ユニット２．Ｊ、４のコ
ントロールを行なう。

第２図は、第１図に示したＣＰＵのうち、本発明と特に
関係する部分のみを抽出して示した内部構成図である。

図において、１１はマイクロプロセッサ（μＣＰＵ）で
あり、命令コードが持つそれぞれの機能金冥現するのは
もちろんのこと、後述するシステムフラグレノスタ（Ｓ
ＦＲ１２）へのモード設定。

モード認識、そして命令単位に割込みの検出全行ない、
上記フラグレジスタ１２が特定モードを表示し、１つ割
込みがなかったとき：二限り、各命令実行的に一定時間
待ちを行なう。システムフラグレノスタ１２は、プログ
ラムの実行状感を示す複数ビットから成り、少くとも１
ビツトは、ＣＰＵＩが特権モードで動作するか、あるい
はユーザモードで動作するか表示するＵＰＭビットが割
付けられる。このモード設定及び認識ハ、上記マイクロ
プロセッサ１ノにより行なわれることは上述したとおり
である。

このシステムフラグレジスタ１２出力は、テストセレク
タ１３を経由して、マイクロプロセッサ１１に供給され
る。テストセレクタ１３はマイクロプロセッサ１ノによ
ってイネーブルされ、マイクロプロセッサ１１がテスト
セレクタ１３を介して上記システムフラグレノスタ１２
の内容ｙ＆：認識する。

第３図は本発明動作の要部を示すフローチャートである
。

思−Ｆ、本発明の動作につき詳述する。

ＣＩ”Ｕノにより実行されるプログラムの種類を大別す
ると、管理プログラムとユーザプログラム（二分けられ
る。管理プログラムの中核部分は、主メモリ２中に常駐
し、ユーザプログラム及び管理プログラムの残りの部分
は、必要時上記玉メモリ２ヘロードされ実行される。従
って、これは通常、入出力機器３，４０１つとして存在
する磁気ディスク装！あるいはフロッピーｒイスク装置
に収納されている。又、上記管理プロダラムＨｏ５（オ
被レーティングシステム）トも称される。

入出力機器３，４を動作させるとき、上述した２種のプ
ログラムの関係につき簡単に述べる。

まず、ユーザプログラム側で動作させたい入出力機器３
，４０機器番号と動作内容を、あらかじめＯ８とのイン
ターフエ士スで定義されたフォーマットに従い、マクロ
命令によりＯ８に通知する。このマクロ命令は通常、ス
ー・ｆ−バイザコール命令（ＳＶＣ）と呼ばれる。これ
により、実際の入出力機器の制＄ｉ０ｓが行なう。

このとき、入出力機器３．４とのデータ交換は出力命％
（ＯＵＴ）と入力命令（ＩＮ）とにより行なわれる。

一方、通常の計算機システムでは、命命単位に割込み（
ＩＮＴ）の検出を行なっている。これは、主に入出力機
器３，４の制御を行なうものである。第３図では、割込
み（ＩＮＴ）とユーザモード（ｔＪ　Ｐ　Ｍ　）の両方
を検出している。

ＵＰＭであることが表示されると、命命単位に割込みが
常に検出され、フローチャートで示す如く一定時間待ち
の処理が挿入される。このことは、ユーザモードで命令
の実行時間が遅くなることを意味する。つまり、ユーザ
モードでない（ＳｖＭ）とき、最晶速度で動作し、この
とき、入出力動作の制御が行なわれる。

第２図を使用して説明する。まず、マイクロプロセッサ
１ノの制御のもと、システムフラグレジスタ１２の内容
がセット／リセットされる。

ツマリ、プログラムがユーザモードで動作するときＵＰ
Ｍがセットされ、ユーデ七−ドからスー・や−パイデモ
ードヘ移行するとリセットされる。この出力はテストセ
レクタ１３′（ｉｌ−介して割込み信号（ＩＮＴ）と共
にマイクロプロセッサ１ノへ人−力される。マイクロプ
ロセッサ１ノは、上記モード及び割込みの自１＋１４　
”ｔ−検出し、Ｕ　Ｐ　Ｍ　／　４ｉ１込み無しのとき
各命令実行Ａ７１に一定時間待ちを行なう。このことに
より、人出力制御に影響を及ぼすことなく命令実行速度
全可変としている。

〔発明の効果〕

り上説明の如（本発明によれば、入出力制御に影響を与
えることなくユーザグロダラムの命命実行速度を可変と
することが出来、システムのモデルによる性能差がつけ
られる。

【図面の簡単な説明】

第１図は本発明の情報処理装置の接続構成例を示すブロ
ック図、第２図は第１図に示したＣＰＵのうち、本発明
と関係する部分のみ抽出して示した内部構成図、第３図
は本発明動作の要部のみを示すフローチャートである。 工・・・ＣＰＵ、２・・・主メモリ、３，４・・・入出
力機器、１１・・・マイクロプロセッサ（μＣＰＵ　）
、１２・・・システムフラグレジスタ（８ＦＲ）、１３
・・・テストセレクタ。 出願入代理人　　弁理士　鈴　江　武　彦第１図 第２図

Claims (1)

【特許請求の範囲】
1. 、２以上の動作モードを有し、且つ命令単位に外部割込
   みの検出を行なう情報処理装置において、−Ｆ記動作モ
   ードのそれぞれの状態を表示するシステムフラグと、該
   フラグの内容に水づき特定の動作モードを検出し、且つ
   上記割込みが存在しないとき各命令実行前に一定時間待
   ちを行なう制御装置とを有して成ることを特徴とする情
   報処理装置。