JPH0786863B2 - マルチプロセツサシステムにおけるプロセツサアクセス制御装置 - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明はマルチプロセッサに係り、特にマルチプロセッ
サシステムのプロセッサへのアクセスを制御するための
装置に関する。

発明の背景 マルチプロセッサシステムは通常データ操作ジョブを達
成するよう協働する複数の相互接続されたプロセッサか
らなる。その結果、多数のデータメッセージが規則に従
ったベースでプロセッサ間で相互交替される。このプロ
セッサ相互間通信はシステムの計算時間を浪費し計算ジ
ョブを処理するための能力を減少させるボトルネックと
なっていることが長い間認識されてきた。慣例上、２つ
のプロセッサ間のデータ転送はデータメッセージを送信
するよう準備しているプロセッサによって開始される。
送信プロセッサは先ずシステムプロセッサを相互接続し
ている共通バスへのアクセスを要求し、そしてバスアク
セスが許された後に予定の受信プロセッサの身元と共に
バス上へメッセージを伝送する。多大な努力がバスアク
セス問題を解決するのに専念され、そして幾つかの技術
的解決が競合アクセス要求からもたらされるアクセス遅
延を最小化している優先位ベースでバスアクセス要求を
取り扱っているものとして知られている。あるバスアク
セス装置ではバスへの“公平”アクセスを保証してお
り、そこでは優先位ベースでのアクセスを提供している
が低優先位プロセッサは異常に長い期間除外されること
が許されないようになっている。しかし、従来技術はバ
スへのアクセスがメッセージ送信プロセッサによって得
られてしまった後に受信プロセッサへの公平なアクセス
という問題に成功しているとはいえなかった。マルチプ
ロセッサシステムの送信プロセッサはバスへのアクセス
を待った後に受信プロセッサがデータメッセージを受け
とれないことを見つけるかもしれない。従来技術システ
ムにおいては、送信プロセッサはそれからバスへのアク
セスを獲得することを再度試みなければならずそして再
び受信プロセッサへのアクセスが拒否されるかもしれな
い。これがしばしば発生すると、特定のプロセッサが異
常に長い間そして潜在的に永久にそのタスクを達成する
ことが妨げられてしまうかもしれない。この繰返しの拒
否はシステムの問題でありシステムのデータ取扱い能力
を減少させる。

発明の概要 この問題は本発明によって解決される。本発明において
は、マルチプロセッサシステムのプロセッサ間のデータ
通信はデータ受信プロセッサへのアクセスを拒否されて
しまったデータ送信プロセッサの身元を記録しそしてそ
の拒否された送信プロセッサの受信プロセッサへのアク
セスを他の競合するプロセッサに先立って許可すること
により改善される。本発明の一つの側面によると、目的
の受信プロセッサへのデータ転送アクセスが拒否されて
いるプロセッサの各々の身元はデータ転送アクセスの試
みがなされる順序でアドレスバッファに記録される。受
信プロセッサが追加のデータメッセージを受信するのに
利用可能であるとき、再送の要求がアドレスバッファ内
で身元が識別されている第１のプロセッサに送られる。
拒否されたプロセッサからのデータメッセージの受信完
了時、メッセージ要求の再送はそれらが蓄積される順序
においてバッファにアドレスによって身元識別された他
のプロセッサに送られる。

好ましくは、本装置はバスへのプロセッサ獲得アクセス
が妥当な期間内に目的の受信プロセッサへのデータ転送
アクセスが保証されているようなプロセッサ間装置を提
供するためにアクセスが優先位ベースで許可される単一
の相互接続バスを採用しているマルチプロセッサシステ
ムにおいて使用され得る。

本発明の特定の実施例においては、マルチプロセッサシ
ステムのプロセッサが優先位ベースでアクセスが許可さ
れているバスの手段によって相互接続されている。デー
タがバスに接続されているプロセッサの１つにより転送
されるとき、データは宛先アドレスの他に起点アドレス
を伴う。マルチプロセッサシステムの各受信プロセッサ
は、目的の受信プロセッサによってデータ転送アクセス
が拒否されてしまっている他のプロセッサ各々の身元を
順次蓄積するためのアドレスバッファと共に、バスから
のデータを受信しそしてプロセッサによって空にされる
関連の受信バッファを有している。受信バッファが充満
してしまうと又はエントリー（登記）が目的受信装置の
アドレスバッファに現われると、更にデータメッセージ
が受け入れられることはない。その状況下で、否定承認
が受け入れられるメッセージを送り得ない各プロセッサ
へ送られそしてそのようなプロセッサ各々のアドレスが
アドレスバッファに記入される。拒否されたプロセッサ
の身元記録がアドレスバッファに残っている間に受信バ
ッファが空になると、元のメッセージの目的の受信装置
はバスへのアクセスを要求しその許可時アクセスがバス
を把えるだろう。メッセージ要求再送信は把えられたバ
スを介してアドレスバッファにおける最も若い未処理エ
ントリーによって同定されたプロセッサへ送られるであ
ろう。メッセージを受信したプロセッサはそれから把え
たバス上にデータを送信する。

好ましくは、本発明に従うシステムにおいては、マルチ
プロセッサシステムのデータ処理能力は著しく増加され
る。２又はそれ以上のプロセッサを要求するタスクを取
扱う10又はそれ以上のプロセッサを有するシステムにお
いては本発明の装置はシステムのデータ取扱い能力にお
いて約20％の改善を与えることを計算は示している。

実施例の説明 第１図は、バスインターフェース回路110と145それぞれ
を介してプロセッサ間バス150に接続されたプロセッサ1
01と140を示している。第２図はプロセッサ201と240が
それぞれプロセッサインターフェース回路210と245によ
ってバス150に接続されている対応する装置を示してい
る。本発明の原理の説明上、４つのプロセッサと対応す
る相互接続回路のみがバス150に接続されているように
示されている。例えば、10以上の多数のプロセッサがプ
ロセッサの各々を相互接続バスとインターフェースさせ
るためここで述べられているバスインターフェース回路
を用いてバスに接続され得る。プロセッサ101,201及び
他のプロセッサは例えばここで述べられているバスイン
ターフェース回路のような回路を介してバス150と通信
することのできる任意数の異なるプロセッサシステムで
あることができる。

インターフェース回路110,145,245及び210は同一である
とされている。第１図に示すようなインターフェース11
0のブロックの各々は第２図のインターフェース回路210
において対応して名付けられたブロックが同一でありそ
して対応する機能を果すものとして説明されるであろ
う。インターフェース回路110は受信FIFO121と送信FIFO
123から構成されるデータバッファユニット120を含む。
インターフェース回路110又制御ユニット114、制御レジ
スタ113、状態レジスタ116及びエンドオブパケット（EO
P）レジスタ117を含む。これらの装置はプロセッサ101
とインターフェース回路110との間の通信において使用
される。プロセッサ101は送信FIFO123、制御レジスタ11
3及びEOPレジスタ117への書込みアクセスを有してお
り、状態レジスタ116と受信FIFO121への読出しアクセス
を有している。FIFOと３つのレジスタのような装置はプ
ロセッサのアドレス空間にありそしてそのメモリアドレ
スバスを介してアドレスされ得る。その場合、第１図の
プロセッサバス103はプロセッサ101のメモリバスの単に
延長である。例えばプロセッサ周辺バスを用いた代りの
バス装置が同様に容易に考えられ得る。制御ユニット11
4は、（ａ）受信FIFO121又は送信FIFO123、又は（ｂ）
状態レジスタ116、又は（ａ）制御レジスタ113、又は
（ｄ）EOPレジスタ117がアドレスされたときバス115へ
の接続を介してプロセッサ101からの読出し又は書込み
ストローブを受信するであろう。制御ユニット114はア
ドレスの２つの予じめ選択されたビットを調べて４つの
アドレス可能なものの１つを選択し周知の標準的方法で
プロセッサ101からアドレスされた装置へのアクセスを
制御する。有限状態マシンＰは類似な論理がFIFO及び状
態、制御そしてFOPレジスタへの読出しと書込みアクセ
スの別々の制御を履行するために用いられ得る。これら
の動作を達成するための回路と論理は周知でありここで
は詳細には述べない。制御ユニット114と214はアドレス
情報を符号化するに必要なデコーダそして有限状態マシ
ンを実現するためのフィールドプログラマブルロジック
アレー（EPLA）とフィールドプログラマブルロジックシ
フトレジスタ（FPLS）を含む。これらの装置の全ては市
販されておりそして所望の機能を達成するための使用法
は周知である。

プロセッサ101が別なプロセッサへデータパケットを送
ろうとするとき、ここで送信バッファとして言及された
送信FIFO123にパケットのデータワードを書き込む。パ
ケットの最後のワードはパケットの終りを示すEOPレジ
スタ117に送信される。この例示のシステムにおけるデ
ータワードは32ビットからなり、受信バッファと同様送
信バッファは32ビット幅である。周知のデータラッチ13
0が送信バッファとバスとの間に設けられバッファとバ
スとの間のタイミング差を補償している。しかし、EOP
レジスタ117と送信バッファ123は33ビット幅でありそし
てEOPレジスタの内味はパケットの終りを示す余ビット
と共に送信バッファ123に転送される。EOPレジスタ117
は又パケットの終りが書き込まれてしまったことを示す
EOPW出力信号を発生する。この信号はパケットの最後の
ワードが受信されたことを制御ユニット114に知らせ
る。更に、EOPW信号はPRゲート129を介して制御ユニッ
ト114へ送られ相互接続バス150に関し競合を始める。デ
ータパケットの送信FIFO123への送信と共に、プロセッ
サ101は又７ビット身元識別コードを制御レジスタ113に
送る。これはパケットが送信されるべきプロセッサの身
元又はアドレスである。一度アクセスがバス150に対し
得られると、制御レジスタ113の内味は送信FIFO123から
得られたデータワード及びIDレジスタ112から得られた
起点アドレスと共に宛先アドレスとしてバス150上に置
かれる。この最後に名付けられたレジスタはバスインタ
ーフェース回路110に関し７ビットの身元識別コードを
含む。データワードは32ビットDATAバス152上に送信さ
れ、宛先アドレスは７ビットのIDバス153上に送信され
そして起点アドレスは７ビットのFROMバス156上に送信
される。これらのバスは全てバス150の一部である。

別なプロセッサ例えばプロセッサ201がデータワードを
プロセッサ101に転送したとき、データワードは受信FIF
O121に蓄積される。パケットの最後のワードはそれと共
に受信FIFO121に蓄積されているバス150のEOPリード154
上の信号を伴う。プロセッサ101は受信FIFO121からのデ
ータを読み取りそしてパケットの最後のワードが読み取
られたとき制御ユニット114は状態レジスタ116に対応す
るエントリーを行うであろう。プロセッサ101が状態レ
ジスタを読み取る迄、制御ユニット114は受信バッファ
の更なる読み取りを禁止するであろう。

第１図と第２図に示されているように、相互接続バス15
0は多ビットPRIORITYバス151を含み、バス151には各イ
ンターフェース回路110,210の各々において及びバスに
接続され得る他のインターフェース回路において調停回
路が接続される。バス調停は、優先位ベースでバスアク
セスを許可する幾つかの周知のバス調停計画のいずれか
により達成され得る。１つの周知のバス装置は調停プロ
トコルが規定されてしまっている標準化Ｓ−100バスで
ある。調停回路111,211はＳ−100バスで規定されたよう
な周知の調停回路又は幾つかの競合者を選択しそして最
高優先位競合者に許可信号を与える同様の回路であるこ
とができる。PRIORITYバス151は７つの優先位リードを
有する７ビットバスである。そのような装置は、Ｓ−10
0調停回路を使用している127の異なるプロセッサに関し
127の異なる優先位を規定するために論理上用いられ得
る。調停回路111,211及びインターフェース140,240のよ
うな他のインターフェース回路におけるそれらがPRIORI
TY（優先位）バスの全ての７つのリードに接続される。
調停回路111はIDレジスタ112から独自の７ビット身元識
別ワードを受信する。この身元識別ワードはバスアクセ
スの目的の優先位同様プロセッサ101とバスインターフ
ェース回路110の身元を規定する。調停回路はオープン
コレクタ論理ゲート又はそれと同様のものを介してPRIO
RITYリードのあるものを予め規定された論理状態（例え
ば論理ゼロ）に保持し関連のプロセッサ101の優先位を
規定する。優先位リードの状態により規定されたより高
い優先位のプロセッサがない場合のみ、調停回路111は
適当な許可信号を制御ユニット114に与えDATAバス152へ
のアクセスを許可する。

各バスインターフェース回路の制御ユニットはバスから
のデータの読取り又は受信を制御する有限状態マシン及
びバスへのデータの書込み又は送信を制御する有限状態
マシンを含む。例えばプロセッサ201のような送信プロ
セッサはそのバスインターフェース回路210を介してDAT
Aバス152へのアクセスを得そして例えばプロセッサ101
のような受信プロセッサの身元と起点プロセッサ201の
身元と共にデータを送信する。バスインターフェース回
路101において、ID整合回路122はIDバス153を監視しそ
してそれをIDレジスタ112に規定されているアドレスと
比較する。プロセッサ101のアドレスが認識されたと
き、データラッチ125が整合回路122からの整合信号及び
制御ユニット114からの付勢信号によって付勢され、バ
スからのデータを受信バッファ121へ転送する。

第５図は、バス150に接続されるバスインターフェース
回路の各々の制御ユニット（114,214）において具現化
されているようなバス受信動作を制御する有限状態マシ
ンの状態を示す。その動作はバスインターフェース回路
110に関してのみ述べられ、インターフェース回路210及
び他のものにおいてはその動作は同様である。有限状態
マシンの初期状態はオープン受信状態510である。この
状態において、付勢信号がデータラッチ125に与えられ
そしてバスから受信FIFO121へのデータ転送はIDバス153
上のアドレスがIDレジスタ112の内味と整合している限
り生ずる。バッファのオーバフロー以外の状態下では、
オープン受信状態からの変化は必要とされない。FIFO12
1と123は標準的な市場で入取できるFIFOであり、それは
通例の“バッファ満”と“バッファ空”指示及び受信バ
ッファ満状態とをエンドオブパケット（パケット終了）
信号の受信がオーバフロー状態として解釈される前に提
供されるものである。制御ユニット114はオープン受信
状態510において受信バッファ121とバス150のEOPリード
154に関して“バッファ満”と“バッファ空”指示を監
視する。通常の動作において、プロセッサ101はデータ
バス152の転送速度より遅い速度で受信FIFO121からデー
タワードを読み取り、プロセッサ101における異常状態
のない場合でもあり得る受信バッファオ‐バフロー状態
に関し説明をしている。図において、制御ユニット114
にバッファレベル状態信号を与えるリードが簡単化のた
めバッファユニット120からの出力として示されてい
る。制御ユニット114は又バッファ指示装置の状態を反
映している状態レジスタ116に適当なエントリーを行
う。関連のパケットに関するEOP信号がEOPリード154上
で受信されてしまう前の受信バッファ満の指示の発生
は、パケットの全て又は部分が受信バッファに成功裏に
蓄積されてしまっていないことを示す。その場合、有限
状態マシンはオープン受信状態のままであるが、否定承
認信号SNACKが制御ユニット114によりバス150のSNACKリ
ード155上に送信される。このSNACK信号は例えば210の
ようなデータ送信回路により受信されるだろう バスインターフェースユニットの各々はRFGFと付された
FIFOからなる。これは第１図においてブロック118そし
て第２図においてブロック218に示されている。システ
ムにおいて用いられている他のFIFOのようなRFGF FIFO
は標準の市場で入取可能な装置で、それは標準の“バッ
ファ満”、“バッファ空”状態信号を発生する。データ
ラッチ（127,227,131,231）がFIFOとバスとの間のタイ
ミング差を補償するために設けられている。この例示の
システムでは、データパケットを送信するプロセッサは
IDバス153上に宛先アドレスそしてFROMバス156上に送信
プロセッサの識別をする起点アドレスを送る。受信バッ
ファオーバフロー状態検出時、受信バッファ満の指示に
より示されるように制御ユニット114はRFGF FIFO118を
付勢してFROMバス156上に生ずる起点アドレスを蓄積す
る。第５図を参照するに、SNACK信号の送信と共にFIFO
内のFROMバスの内味の蓄積がオープン受信状態510で発
生する。このアクションの完了時、遷移がRFGFバッファ
が空でない状態でRFG状態512へとなされる。RFG状態512
において、制御ユニット114は整合回路122の出力と共に
受信バッファ状態リードを監視する。整合回路122が状
態512でIDバス153上にプロセッサ101の身元の発生を示
す時、制御ユニット114は再びRFGF FIFO118を付勢しFRO
Mバス156上に生ずる起点アドレスを蓄積しそしてSNACK
信号を送信する。これは、他のプロセッサがバス受信有
限状態マシンがRFGF状態512にある間にデータをプロセ
ッサ101に転送することを試みる回数だけ生ずる。

受信FIFO121が空になりそしてRFGF FIFO118が空でない
とき、ANDゲート128は能動化されその出力はORゲート12
9を介して伝達されIWANT信号を発生する。この信号は制
御装置114から調停装置111に送られ、RFGFバッファにお
いて識別された最初のプロセッサに再送要求を送るよう
に制御装置114させるため再先機会でバスへのアクセス
に関する競合を開始する。この例示システムでは調停装
置は、任意の１バスサイクルにおいてバスに関して競合
する全ての調停装置がその後のバスサイクルにおいて能
動化される調停装置がバスを把えるのを許可される前に
取り扱われるような方法でバスへの公平なアクセスを提
供するよう構成されている。そのようなバス割合て計画
を履行する装置は、“蓄積グループバス割合てシステ
ム”と称される米国特許第4,514,728号に開示されてい
る。本発明の例示という意味で、適宜の標準調停計画が
採用され得る。いわゆる公平アクセス計画を用いると、
バスへの接続にあるインターフェース回路群は、バス15
0のBSTリード160を主張する。これは数バスサイクルの
間継続し、他の回路はBSTリードが主張されている限り
バスへの競合を試みないだろう。バスインターフェース
回路が競合プロセスにあるときそれはCONTENDリード161
を主張しそしてバスが把えられるとHOLDリード159が主
張される。

制御ユニット114と214の双方が第５図のバス受信有限状
態マシンと共に第４図示のバス送信有限状態マシンを具
体化している。第４図に示されるシーケンスはデータを
送信バッファ123,223からバスへ転送するのに用いられ
ている。それは又、例えばプロセッサ101のような別の
プロセッサのデータ転送アクセスが否定された例えばプ
ロセッサ201のようなプロセッサへの再送要求の送信を
制御するために用いられている。プロセッサ101からの
このメッセージの送信は説明されるだろう。類似のアク
ションが類似な条件の下での他のバスインターフェース
回路で生ずるだろう。前述のORゲート129の出力でのIWA
NT信号の発生時、有限状態マシンはそのIDLE（アイドル
ー遊び）状態401からREADY（準備済）状態402へ移動す
る。この最後に名称した状態は、IWANT信号がバス150と
同期された制御ユニット114のタイミングに同期してい
ないから同期状態として用いられる。もしBSTリードが
１つ若しくはそれ以上の他の調停装置がバスに関し競合
していることを主張したとすると、遷移はREADY状態402
からWAIT−１（待−１）状態403へと移動するであろ
う。もし有限状態マシンがREADY状態402にある又はWAIT
−１状態403にあるときにBSTリードが主張されていない
とすると、遷移がCONTEND−１（競合−１）状態404に移
動する。調停装置111,211及びバスに接続された他のも
のが、PRIORITY（優先位）バス151にそれ等の身元識別
を与えそしてより高い優先位調停装置の身元識別がPRIO
RITYバス151上にあるときはそれを撤回することにより
優先位を決定する。そのような装置において、物理回路
の電気的遅延に依存して、それはバスへの接続を解決す
るのに１つ以上のバスサイクルおそらく３〜５バスサイ
クルを要するかもしれない。第４図において、これはCO
NTEND-1状態404とCONTEND−Ｎ状態414との間で点線で示
されている。CONTEND（競合）状態の実際の数はシステ
ムの物理的パラメータに依存した設計上の選択の事柄で
ある。いずれにしても、もし調停装置111がアクセスが
許可されたことを示すWON信号を制御ユニット114にバス
上の競合を解決するのに通常要する時間迄に送信しなか
ったとすると、遷移はWAIT−２状態に対してなされるだ
ろう。制御ユニット114はバス150のCONTENDリード161を
監視し、そしてこのリードがもはや主張されなくなると
遷移はWAIT−２状態405からCONTEND-1状態404へとなさ
れるであろう。CONTEND状態とWAIT−２状態とを通じて
のシーケンスは調停装置111が制御ユニット114に対しWO
N信号を与える迄くり返されるだろう。制御ユニット114
は又バス150のHOLDリード159を監視するだろう。このリ
ードはバスへのアクセスを得てしまっておりデータを送
信しているバスインターフェース回路により主張され
る。HOLDリードがWON信号が受信されてしまった後も主
張され続けている限り、バス送信有限状態マシンはCONT
END−Ｎ状態414のままであろう。HOLDリード159が開け
わたされたとき、遷移がSEND状態406へとなされるであ
ろう。この状態において、制御ユニット114はバスの把
えを指示するバス150のHOLDリード159を主張するだろ
う。

先術の例示例では、データはプロセッサ201からプロセ
ッサ101へ転送されそしてバッファオーバフローが遭遇
した。その結果として、プロセッサ201のアドレスはRFG
Fバッファ118に蓄積されそしてバッファは制御ユニット
にバッファの非空状態を示すのにRFGF信号を供給した。
これらの条件下で、遷移はSEND状態406からRFGF状態410
へとなされるのであろう。この状態で、制御ユニット11
4はRFGFバッファ118を付勢してデータラッチ127を介し
てFIFO内の最初のアドレスをIDバス153に送りそしてFIF
Oからそのエントリーを削除する。同時に、制御ユニッ
ト114はバス150のSENDRQリード157を主張することによ
り再送要求を送るだろう。このリードの主張は他のプロ
セッサインターフェース回路例えば214によって再送要
求として認識されるだろう。状態410における１サイク
ルの後、遷移がIDLE状態401へとなされそしてHOLDリー
ド159はもはや主張されないだろう。後述するように、
制御装置114によるバス把握は再送要求を受信する制御
装置（例えば214）によって了解されるだろう。従っ
て、インターフェース回路110のより先のアクセスを否
定されたプロセッサは再送要求を受信した後にバスアク
セスに対し別々に競合する必要はない。

第２図に示すバスインターフェース回路210の制御ユニ
ット214は制御ユニット114のそれらと同一の有限状態マ
シンを含んでいる。前述の例では、プロセッサ201はデ
ータメッセージをプロセッサ101へと送っていた。バッ
ファオーバーフロー条件がインターフェース回路で遭遇
され、否定承認信号SNACKがバス150のリード155上でイ
ンターフェース回路210に送られていた。プロセッサ201
から元のデータメッセージを送る際、関連のインターフ
ェース制御ユニット214が第４図に示すバス送信有限状
態マシンのIDLE状態401からSEND状態406へと進展してし
まっている。IDLE状態からの遷移はORゲート229で発生
されたIWANT信号により生じさせられる。データがプロ
セッサ201からプロセッサ101へと送られるべきとき、デ
ータパケットはパケットの最後のワードがEOPレジスタ2
17へと転送されると共に送信FIFO223に蓄積される。EOP
レジスタはORゲート229にエンド オブ パケット（パ
ケットの終了）信号EOPWを与えIWANT信号が発生される
ようにする。IWANT信号に応答して、第４図に示すよう
な制御装置214のバス送信有限状態マシンはIDLE状態401
からREADY状態402へそしてCONTEND状態を経てSEND（送
信）状態406へと移動するだろう。このアクションは第
４図及び制御ユニット114のバス競合とバス把握アクシ
ョンに関して前述したものと同じである。

制御ユニット214はSEND状態406においてデータワードを
送信FIFO223からデータバス152に転送するだろう。それ
は又IDバス153上に宛先身元識別をそしてFROMバス156上
に起点身元識別を転送する。制御ユニット214はバス150
のSNACKリード155を監視し、データ受信インターフェー
ス回路（例えば110）がこのリードを主張したとき、バ
ス送信有限状態マシンはSEND状態からSNACK状態407に変
り、そしてFIFO223からのデータの更なる送信を停止す
る。即ち、時間期間がSNACK信号が受信バスインターフ
ェース110により送られる時と再送信要求が開始される
時との間経過するだろう。制御ユニット214におけるバ
ス送信有限状態マシンはこの時間期間の間バス150のSEN
DRQリード157がSNACK信号を送信するプロセッサから主
張される迄状態407のままでいるだろう。前述した制御
ユニット114により発生されたこのSENDRQ信号にはRFGF
バッファ118から得られたIDバス153上の宛先アドレスが
及びFROMバス156上の起点アドレスが伴う。インターフ
ェース回路210において、整合回路222はバス153上の身
元識別がプロセッサ201の身元識別を蓄えているIDレジ
スタ212の内容に合致した時データラッチ225と制御ユニ
ット214とにDEMATCH出力信号を与えるだろう。同様に、
整合回路226はFROMバス上のアドレスを制御レジスタ213
におけるアドレスと比較するだろう。制御レジスタは送
信バッファの内容か初め送信されるプロセッサのアドレ
スを含んでいることに注意されたい。従ってこの比較は
再送信が開始されるアドレスのチェックを与える。ORMA
TCH信号が整合（合致）の場合に制御ユニット213に与え
られる。SENDRQリード152の主張を有するこの情報は、
制御ユニット214において遷移がSNACK状態407からSEND
状態406へ戻るようにさせる。この状態でデータラッチ2
25は制御ユニット214から付勢されそして送信FIFO223の
内容はデータバス152へ送られる。送信されているパケ
ットの最後のワードがデータバスに到達すると、それに
はエンドオブパケット（パケット終了）を示すEOPビッ
トが伴うだろう。このビットは33番目のビットとしてデ
ータレジスタ225から送信され、32ビットデータワード
がデータバス152上に送られそしてEOPビットがEOPリー
ド154上に送られる。このEOPビットが制御ユニット214
により検出されると、遷移がLAST状態408へとなされ
る。もしSNACK信号がEOP前に検出されるならばSNACK状
態への復帰が再びなされることが理解されるだろう。LA
ST状態において、送信FIFO223とデータラッチ225は制御
ユニット214から消勢される。LAST状態から遷移が内容
が送信FIFO223からクリヤされるCLEAR状態になされる。
接続（124,224）が送信FIFOの出力から与えられFIFOの
内容が送信動作中巡回されるようにする。これは、否定
承認SNACK信号が送信中に受信される場合に送信される
パケットが保存されることを可能にする。完全なパケッ
トが成功裡に送信されてしまったとき、FIFOはCLEAR状
態においてクリヤされる。CLEAR状態から復帰がIDLE状
態401へとなされる。

前述の例では、プロセッサ201はバスインタフェースユ
ニット110における受信バッファオーバフロー状態のお
かげでデータパケットの送信でのプロセッサ101へのア
クセスが否定される。第５図を参照した制御ユニット11
4の動作の前述の説明で指摘したように、バッファオー
バフロー状態はOPEN RECEIVE状態501からRFG状態512の
変化をもたらしそしてオーバフロー状態を生じさせるパ
ケットを送っているプロセッサの身元はRFGFバッファ
（118,218）に記入される。前述のように、再送要求が
受信バッファが空になったとき制御ユニット114によりS
ENDRQリード157上に送信されそしてアドレスがRFGFバッ
ファに蓄えられる。これは制御ユニット114で具現化さ
れているバス送信有限状態マシン（第４図）の制御下で
生ずる。ところで、制御ユニット114におけるバス受信
有限状態マシン（第５図）はRFG状態512にある。この状
態で、バスから受信バッファ121へのデータの転送を制
御しているデータラッチ125は消勢される。SENDRQリー
ド157がプロセッサ114により主張されるとき、制御ユニ
ット114のバス受信有限状態マシンにおいてRFG状態512
からRFG RECEIVE状態514へと遷移がなされる。この状態
において、データ ラッチ125がデータをバスから受信F
IFO121へ送るため制御ユニット114から再び一旦消勢さ
れる。従って、パケットがプロセッサ101を身元識別す
るバス153上の適当な身元識別と共にインターフェース
回路210から再送信されるとき、整合回路122の出力はレ
ジスタ125において制御ユニット114からの付勢と論理積
がとられたときにデータバス上に生じている情報を受信
FIFO121に通過させるようデータレジスタをさせる。前
述のように、バス受信有限状態マシンはEOPリード154が
インターフェースユニット210により主張される迄RFGRE
CEIVE状態514のままでいる。EOP指示が制御ユニット114
における読出し有限状態マシンにおいてRFG RECEIVE状
態514からRFG状態512へとなされる。

RFG FIFO118において取り扱わなかった少なくとも１つ
のプロセッサのアドレスが残っている限り、別の送信要
求が上述した方法でインターフェース回路110から発生
され、バス受信有限状態マシン（第５図）は再びRFG RE
CEIVE状態514への遷移をなしそして追加パケットを受信
しRFG状態512へ復帰するシーケンスをくり返す。RFG FI
FO118が空であるとき、RFGFE信号で示されているよう
に、遷移がOPEN RECEIVE状態510へとなされる。バス受
信有限状態マシンは正規のバス読出し動作に関しこの状
態のままにいるだろう。

前述のように、インターフェース回路110と210は同一で
あるとされており、第１図のブロックの機能の説明は等
しく第２図の同じ名称のブロックへ又はその反対に適用
される。同様に、制御ユニット114と214とは同一の有限
状態マシンを含んでいる。第４図に示すバス送信有限状
態マシンと第５図に示すバス受信有限状態マシンは両方
の制御ユニットにおいて同一に達成される。上述したこ
とにおいて、プロセッサ201からプロセッサ101へのパケ
ットの送信の例示が選ばれており図中の種々のユニット
の動作の説明がなされる。第１図のブロックは第２図の
同様の名称のブロックに関して説明された機能を果た
し、そして第２図のブロックは第１図の同様の名称のブ
ロックに関して説明された機能を果たすだろう。説明し
てきた装置は本発明の原理の例示であり、種々の他の装
置が本発明の範囲で当業者には考案され得る。

【図面の簡単な説明】

第１図と第２図はブロックによって本発明のアクセス制
御装置を示すマルチプロセッサシステムを表わす図、 第３図は第１図と第２図の配置を示す図、及び 第４図と第５図は第１図と第２図のアクセス制御装置に
含まれた有限状態マシンのフロー図である。 ［主要部分の符号の説明］ プロセッサ…101,201 インターフェース回路…110,210 バス…150

Claims (10)

【特許請求の範囲】
1. 【請求項１】マルチプロセッサシステムにおける複数の
   プロセッサを相互接続する装置であって、起点と宛先ア
   ドレス、データワード及び制御メッセージを転送する相
   互接続バス及び該バスに接続されその各々がマルチプロ
   セッサシステムのプロセッサに接続可能な複数のバスイ
   ンターフェース回路とを含み、該バスインターフェース
   回路各々はそれに関連した固有の身元識別アドレスを有
   しており、 該バス上に発生する該関連アドレスに対応する宛先アド
   レスを伴うデータメッセージを記憶しそして受信バッフ
   ァ状態信号を発生する受信バッファ、 身元識別アドレスを記憶しそしてアドレスバッファ状態
   信号を発生するアドレスバッファ、 過負荷状態を示す受信バッファ状態信号及び該バス上の
   該関連のアドレスに対応する宛先アドレスの発生に応答
   して該アドレスバッファにおける該バス上に生ずる起点
   アドレスを記憶し、そして該受信バッファとアドレスバ
   ッファ状態信号とに応答して該受信バッファ状態信号が
   該受信バッファが追加データワードを受信する準備が済
   んでいることを示しそして該アドレスバッファ状態信号
   がアドレスが該アドレスバッファに存在していることを
   示すときに再送要求制御メッセージと共に該アドレスバ
   ッファから取出されたアドレスを該バス上に送信してい
   る制御手段からなるバスインターフェース回路を含むも
   のである相互接続装置。
2. 【請求項２】特許請求の範囲第１項に記載の相互接続装
   置であって、該装置はさらに別のバスインターフェース
   を含み、該別のバスインターフェース回路は データメッセージ及び該バス上の起点と宛先アドレスワ
   ードを転送しそして該バス上に転送され取出されたアド
   レス及び該バス上に生じた該制御メッセージに応答して
   優先的に転送されたデータメッセージを再送する手段を
   含むものである相互接続装置。
3. 【請求項３】特許請求の範囲第２項に記載の相互接続装
   置において、該制御手段は過負荷状態を示す該受信バッ
   ファ状態信号にさらに応答して該バス上に状態制御メッ
   セージを送信し、そして該別なバスインターフェース回
   路における該再送手段は該バスに生じた該状態制御メッ
   セージに応答して該バス上へのデータメッセージの送信
   を禁止している相互接続装置。
4. 【請求項４】複数のプロセッサを相互接続する装置であ
   って、第１のプロセッサに接続され得る第１のバスイン
   ターフェース回路、第２のプロセッサに接続され得る第
   ２のバスインターフェース回路及び該インターフェース
   回路を相互接続するバス手段とを含み、該インターフェ
   ース回路各々はそれに関連した固有のアドレスを有して
   いるものである相互接続装置において、 該第１のバスインターフェース回路は、該第１のプロセ
   ッサからデータメッセージと宛先アドレスを受信する手
   段、及び該第１のバスインターフェース回路に関連した
   該アドレスに対応する起点アドレスと共に該バス上に該
   受信されたデータメッセージと宛先アドレスを送信する
   手段とを含み、 該第２のバスインターフェース回路はデータメッセージ
   を記憶する受信バッファであってそして該受信バッファ
   の負荷状態を示す状態信号を発生する受信バッファ、ア
   ドレス記憶手段、そして該送信された宛先アドレスと該
   状態信号に応答して該状態信号が追加データを受信する
   のに非準備であることを示すとき該アドレス記憶手段に
   おける該起点アドレスを記憶しそして更に該状態信号に
   応答して該アドレス記憶手段からアドレスを回復しそし
   て該状態信号が追加データを受信する準備済みであるこ
   とを示すとき該バス上に該回復されたアドレスと送信要
   求メッセージを送信する手段を含み、 該第１のバスインターフェース回路は該バス上に送信さ
   れた該回復されたアドレスと該要求メッセージに応答し
   て該データバス上に優先的に送信されたメッセージを再
   送しているものである相互接続装置。
5. 【請求項５】複数のプロセッサ、各々が関連のプロセッ
   サに接続された対応する複数のバスインターフェース回
   路、及び該バスインターフェース回路を相互接続し該イ
   ンターフェース回路間で起点と宛先アドレス情報及びデ
   ータと制御メッセージを転送する多重導線通信バスを含
   むマルチプロセッサシステムにおいて、 データを記憶し送信制御信号に応答して該バスへデータ
   を転送する送信バッファ、起点と宛先アドレスを記憶し
   該送信制御信号に応答して該記憶された起点と宛先アド
   レスを該バスへ転送する手段、及び該送信制御信号を発
   生する制御手段を含み、 該複数のバスインターフェース回路の少なくとも１つ
   は、データを記憶し第１の受信バッファ負荷状態指示と
   第２の受信バッファ負荷状態指示信号を発生する受信バ
   ッファ、該バス上に生ずる宛先アドレス情報に応答して
   該バスから該受信バッファへデータを転送する手段、ア
   ドレス情報を記憶しアドレスバッファ負荷状態指示信号
   を発生するアドレスバッファ手段、及び該第１の受信バ
   ッファ負荷状態に応答して該アドレスバッファ手段にお
   ける該バス上に生ずる起点アドレス情報を記憶しそして
   該第２の受信バッファ負荷状態指示信号と該アドレスバ
   ッファ負荷状態指示信号とに応答して該アドレスバッフ
   ァ手段からアドレス情報を回復して該回復したアドレス
   情報を該バス上へ宛先アドレス情報として送信要求メッ
   セージと共に送信する制御手段を含み、 該第１の複数のインターフェース回路の該制御手段は該
   バス上に生ずる該再送要求メッセージと宛先アドレス情
   報とに応答して該送信制御信号を発生して該バス上にデ
   ータを送信しているマルチプロセッサシステム。
6. 【請求項６】特許請求の範囲第５項に記載のマルチプロ
   セッサシステムであって、更にバス優先位置割当て手段
   を含み、該インターフェース回路の各々は固有の所定の
   優先位が割り当てられそして該少なくとも１つのバスイ
   ンターフェース回路における該制御装置該少なくとも１
   つのインターフェース回路が該割当手段によりバスアク
   セスが許可されるときのみ該バスを把え該バス上に該回
   復されたアドレス情報を送信しているマルチプロセッサ
   システム。
7. 【請求項７】特許請求の範囲第６項に記載のマルチプロ
   セッサシステムであって、該第１の複数のインターフェ
   ース回路の該制御手段は該再送要求メッセージと該宛先
   アドレス情報とに応答して該把えられたバス上にデータ
   を送信しているマルチプロセッサシステム。
8. 【請求項８】特許請求の範囲第５項に記載のマルチプロ
   セッサシステムであって、該アドレスバッファ手段は複
   数のロケーションを含み、及び該少なくとも１つのイン
   ターフェース回路は該所定のアドレス情報が該バス上に
   生じたとき所定の宛先アドレス情報を認識しそして整合
   信号を発生する手段を含み、該少なくとも１つのインタ
   ーフェース回路における該制御手段は該第１の受信バッ
   ファ負荷状態指示信号に応答して該整合信号が発生する
   毎に該アドレスバッファ手段における該バス上に生じる
   起点アドレス情報を記入しているマルチプロセッサシス
   テム。
9. 【請求項９】複数のプロセッサと該プロセッサ間でデー
   タメッセージを転送するバス手段を含むマルチプロセッ
   サシステムにおいて、データ送信プロセッサからデータ
   受信プロセッサへのアクセスを保証する装置を含み、該
   装置が 該受信プロセッサが送信プロセッサからのデータメッセ
   ージを受け入れることができないときアクセス否定信号
   を送信する手段、 アクセス否定信号が送信される各データ送信プロセッサ
   のアドレス身元を記録する手段、及び 該アドレス身元が該アドレス身元記録手段に記録される
   時間シーケンスで該アドレス身元が該アドレス身元記録
   手段に記録されるプロセッサの各々へ再送要求信号を送
   信する手段とからなるマルチプロセッサシステム。
10. 【請求項１０】各々が固有のアドレス身元を有する複数
    のプロセッサと該プロセッサを相互接続するバス手段と
    からなるマルチプロセッサシステムであって、複数のデ
    ータ送信プロセッサからデータ受信プロセッサへアクセ
    スを保証する装置を含み、該装置は 該受信プロセッサがそこからのデータメッセージを受け
    入れることができないデータ送信プロセッサのアドレス
    身元をデータメッセージ転送の試みがなされる順序で記
    録する手段、 該記録手段に記録されているアドレス身元により識別さ
    れたプロセッサの各々へ再送要求信号を該アドレス身元
    が該記録手段に記憶される順序で送信する手段、及び 該再送要求信号に応答してデータメッセージを再送する
    該送信プロセッサの各々における手段を含み、 それにより該受信プロセッサへのアクセスは複数の送信
    プロセッサに対して保証されそして該受信プロセッサへ
    の送信の不成功の試みがなされる順序で提供されている
    マルチプロセッサシステム。