JPH064437A - エラー表示機能付きファーストインファーストアウトバッファ及びそれを使用した読出し装置の制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、互いに非同期に動作している装置
間でデータの授受を行うために使用され内部の任意のレ
ジスタを読出し側の装置がアクセスできる構造のＦＩＦ
Ｏにおいて、データエラーを検出可能とすることを目的
とする。 【構成】 有効データカウンタ手段１１０は、レジスタ
手段１０４への転送データ１０３の書込み動作の毎にカ
ウントアップされ、読出し動作の毎にカウントダウンさ
れる。フラグ保持手段１０６が保持するフラグ値１０５
は、転送データ１０３がそれに対応するレジスタ手段１
０４に対して、書き込まれると第１の値にセットされ、
逆に、読み出されると第２の値にセットされる。読出し
装置１０２は、カウント値１１４又はフラグ値１０５に
よって、エラー発生を判別する。また、不正データ出力
手段１１７は、不正アクセス時に不正データ１１６を読
出し装置１０２に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、互いに非同期に動作し
ている装置間でデータの授受を行うために使用されるフ
ァーストインファーストアウトバッファ（ＦＩＦＯ）及
びそれを使用した読出し装置の制御方法に関する。

【０００２】

【従来の技術】ファーストインファーストアウトバッフ
ァ（ＦＩＦＯ）は、基本的には、一番先に入力されたデ
ータが最初に取り出されるような構造を有するバッファ
であって、互いに非同期に動作している１つの装置から
他の装置にデータを転送する場合に、データの入出力タ
イミングの違いを効果的に吸収することができる。

【０００３】このようなＦＩＦＯを使用する場合、読出
し側の装置がＦＩＦＯからのデータの読出しを行ってい
ないタイミングで書込み側の装置がＦＩＦＯにデータを
次々に書き込んでしまうと、ＦＩＦＯにおいてデータの
オーバーフローが発生し、転送データが失われてしま
う。逆に、書込み側の装置がＦＩＦＯへのデータの書込
みを行っていないタイミングで読出し側の装置がＦＩＦ
Ｏからデータを次々に読み出してしまうと、実際には書
込み側の装置から書き込まれていない意味のないデータ
が読み出されることになってしまう。

【０００４】そのため、通常のＦＩＦＯには、これ以上
データを書き込めないことを表示し、又は、これ以上読
み出されるべきデータが存在しないことを表示する機能
が具備されている。これらの機能は、ＦＩＦＯを構成す
るリングレジスタに対して指定される、データの書込み
位置を示す書込みポインタとデータの読出し位置を示す
読出しポインタとの位置関係を監視することにより実現
することができる。

【０００５】即ち、書込みポインタの位置が読出しポイ
ンタの位置を追い越しそうになった状態は、これ以上デ
ータを書き込めない状態になりつつあることを示してお
り、読出しポインタの位置が書込みポインタの位置を追
い越しそうになった状態は、これ以上読み出されるべき
データが存在しない状態になりつつあることを示してい
る。

【０００６】ここで、書込み側の装置はＦＩＦＯにデー
タを順次書き込み、読出し側の装置はアドレス指定によ
ってＦＩＦＯ内の任意のレジスタをアクセスできるよう
な構造のＦＩＦＯがある。

【０００７】

【発明が解決しようとする課題】しかし、このような構
造を有するＦＩＦＯでは、書込みポインタの位置と読出
しポインタの位置との間には必ずしも相関関係があるわ
けではないため、単にこれらのポインタの位置関係を監
視するだけでは、ＦＩＦＯにおけるデータのオーバーフ
ロー又は枯渇を検出することができないという問題点を
有している。

【０００８】本発明は、読出し側の装置がＦＩＦＯ内の
任意のレジスタをアクセスできる構造のＦＩＦＯにおけ
るデータエラーを検出可能とすることを目的とする。

【０００９】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、書込み装置１０１から読出し装
置１０２へ転送される転送データ１０３を一時保持する
ファーストインファーストアウトバッファ１１８を前提
とする。

【００１０】まず、転送データ１０３を複数組（ｎ組
み）分一時保持する#1、・・・、#X、・・・、#nの複数
のレジスタ手段１０４を有する。その複数のレジスタ手
段１０４に対応する#1、・・・、#X、・・・、#nの複数
のフラグ値１０５を保持するフラグ保持手段１０６と、
次に、書込み装置１０１からの転送データ書込み指示１
０７に基づき順次連続的かつ循環的にカウント動作を行
う書込みカウンタ手段１０８を有する。

【００１１】また、転送データ書込み指示１０７に基づ
いて順次連続的にカウントアップ動作を行い、読出し装
置１０２からの転送データ読出し指示１０９に基づいて
順次連続的にカウントダウン動作を行い、レジスタ手段
１０４の数ｎ以上の値までカウント動作が可能な有効デ
ータカウンタ手段１１０を有する。

【００１２】更に、転送データ書込み指示１０７に基づ
いて、書込みカウンタ手段１０８が出力するカウント値
１１１に対応するレジスタ手段１０４に書込み装置１０
１からの転送データ１０３を書き込むと共に、そのレジ
スタ手段１０４に対応するフラグ保持手段１０６内のフ
ラグ値１０５を第１の値例えば“１”に設定する書込み
制御手段１１２を有する。

【００１３】そして、読出し装置１０２から指定される
読出し指示１０９及びアドレス１１３に基づいて、任意
のレジスタ手段１０４の内容、有効データカウンタ手段
１１０のカウント値１１４、又はフラグ保持手段１０６
が保持する任意のフラグ値１０５を読出し装置１０２に
出力すると共に、任意のレジスタ手段１０４の内容を出
力した場合にそのレジスタ手段１０４に対応するフラグ
保持手段１０６内のフラグ値１０５を第２の値例えば
“０”に設定する読出し制御手段１１５を有する。

【００１４】本発明は、上述の構成に加えて、有効デー
タカウンタ手段１１０のカウント値１１４がレジスタ手
段１０４の数ｎを越えているときに読出し装置１０２が
レジスタ手段１０４の内容を読み出そうとした場合、又
は読出し装置１０２がフラグ保持手段１０６に保持され
ている第２の値を有するフラグ値１０５に対応するレジ
スタ手段１０４の内容を読み出そうとした場合に、書込
み装置１０１が転送データ１０３として出力しない不正
データ１１６を読出し装置１０２に出力する不正データ
出力手段１１７を更に有するように構成できる。

【００１５】また、特には図示しないが、不正データ出
力手段１１７が出力する不正データ１１６を設定する不
正データ設定手段を、例えば読出し装置１０２内に更に
有するように構成できる。

【００１６】上述の構成を有する本発明によるファース
トインファーストアウトバッファ１１８に対して、読出
し装置１０２は、以下の制御を行うように構成される。
まず、読出し装置１０２は、ファーストインファースト
アウトバッファ１１８内の任意のレジスタ手段１０４を
アクセスする。

【００１７】次に、読出し装置１０２は、その結果とし
てファーストインファーストアウトバッファ１１８から
出力される出力値が、不正データ１１６であるか否かを
判別する。

【００１８】続いて、読出し装置１０２は、その出力値
が不正データ１１６でなければ、その出力値を書込み装
置１０１からの転送データ１０３として受信する。一
方、読出し装置１０２は、上述の出力値が不正データ１
１６であるならば、ファーストインファーストアウトバ
ッファ１１８から有効データカウンタ手段１１０のカウ
ント値１１４、又はフラグ保持手段１０６が保持するア
クセス動作に対応するフラグ値１０５を読み出し、それ
らの読み出した値に基づいてエラー処理を行う。

【００１９】或は、読出し装置１０２は、上述の構成を
有する本発明によるファーストインファーストアウトバ
ッファ１１８に対して、以下の制御を行うように構成す
ることもできる。

【００２０】まず始めに、読出し装置１０２は、ファー
ストインファーストアウトバッファ１１８からフラグ保
持手段１０６に保持されている任意のフラグ値１０５を
読み出す。

【００２１】そして、そのフラグ値１０５が第１の値を
有する場合に、ファーストインファーストアウトバッフ
ァ１１８から第１の値を有するフラグ値１０５に対応す
るレジスタ手段１０４の内容を読み出し、書込み装置１
０１からの転送データ１０３として受信する。

【００２２】

【作用】図１において、ファーストインファーストアウ
トバッファ１１８は、書込み装置１０１からの転送デー
タ１０３の書込み動作を常に受け付け、書込み制御手段
１１２は書込みカウンタ手段１０８からのカウント値１
１１に対応するレジスタ手段１０４に順次転送データ１
０３を書き込む。

【００２３】また、上述の書込み動作の毎に有効データ
カウンタ手段１１０がカウントアップされる。有効デー
タカウンタ手段１１０は、読出し装置１０２の読出し動
作毎にカウントダウンされる。従って、このカウンタ値
１１４が、レジスタ手段１０４の個数ｎより大きいとき
は、レジスタ手段１０４の内容が読出し装置１０２によ
って読み出される前に、書込み装置１０１がレジスタ手
段１０４に転送データ１０３を上書きしてしまったこと
になる。

【００２４】よって、読出し装置１０２は、有効データ
カウンタ手段１１０のカウント値１１４を読み出すこと
により、ファーストインファーストアウトバッファ１１
８においてデータのオーバーフローが発生したことを知
ることができる。

【００２５】一方、フラグ保持手段１０６が保持する例
えば#Xのレジスタ手段１０４に対応する#Xのフラグ値１
０５は、書込み装置１０１が#Xのレジスタ手段１０４へ
の転送データ１０３の書込みを行うときに第１の値にセ
ットされ、読出し装置１０２が#Xのレジスタ手段１０４
からの転送データ１０３の読出しを行うときに第２の値
にセットされる。従って、第２の値を有するフラグ値１
０５に対応するレジスタ手段１０４には、まだ書込み装
置１０１からの新しい転送データ１０３が書き込まれて
いないことを示している。

【００２６】よって、読出し装置１０２は、フラグ保持
手段１０６の各フラグ値１０５を読み出すことにより、
ファーストインファーストアウトバッファ１１８内の有
効な転送データ１０３へのアクセスが行われたか否かを
知ることができる。

【００２７】更に、上述のような不正なアクセスが行わ
れた場合に不正データ出力手段１１７が不正データ１１
６を出力するように構成されることにより、読出し装置
１０２は、ファーストインファーストアウトバッファ１
１８から出力されるアクセス結果が不正データ１１６で
あるか否かを判別することにより、簡単に不正アクセス
を判別することができる。

【００２８】読出し装置１０２がファーストインファー
ストアウトバッファ１１８に対して行う第１のアクセス
方法として、まず、レジスタ手段１０４へのアクセスを
行った結果出力される出力値が不正データ１１６である
か否かを判別し、不正データ１１６でなければ次のアク
セスを行う方法がある。これにより、書込み装置１０１
からの転送データ１０３の書込みの頻度が高い場合に、
読出し装置１０１がレジスタ手段１０４をアクセスした
ときにそこに読めるデータが存在する可能性が高いため
に、ファーストインファーストアウトバッファ１１８へ
のアクセスがデータあたり約１回になる。従って、この
アクセス形態は、読出し装置１０１からファーストイン
ファーストアウトバッファ１１８へのアクセスに時間が
かかる場合に特に有効である。

【００２９】上述のアクセス方法において、ファースト
インファーストアウトバッファ１１８からの出力値が不
正データ１１６である場合には、読出し装置１０２は、
有効データカウンタ手段１１０のカウント値１１４又は
フラグ保持手段１０６が保持するアクセス動作に対応す
るフラグ値１０５を読み出すことにより、オーバーフロ
ーが発生しているか否か、又は有効なデータへのアクセ
スが行われたか否かを知ることができる。

【００３０】これに対して、書込み装置１０１からデー
タがあまり書き込まれず、上述の第１のアクセス方法で
レジスタ手段１０４をアクセスすると、レジスタ手段１
０４にデータが存在せずにそのレジスタ手段１０４に対
応するフラグ保持手段１０６内のフラグ値１０５が第２
の値となる頻度が高くなる場合には、読出し装置１０２
は、先にこのフラグ値１０５を読み出し、それが第１の
値となっている場合にそれに対応するレジスタ手段１０
４をアクセスするようにすれば、無駄なアクセスをなく
すことができる。

【００３１】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。以下の実施例において、後述する
図３のメッセージ通信装置１０３内で、ＣＰＵバス３０
２及びネットワーク命令／結果バス３０３を介して、Ｃ
ＰＵ３１３とネットワーク制御回路３１０との間で授受
される送信命令、送信結果通知又は受信結果通知を中継
するためのＩ／Ｏコントローラ３１５の構成が本発明に
最も関連する。 ＜本発明の実施例の全体構成＞図２は、本発明の実施例
が適用されるネットワークの構成図である。

【００３２】光ファイバリング２０６を中心に構成され
るネットワーク２０１には、複数のノード２０２（図２
では、#000、#***、#%%%、などの番号で示されている）
が接続される。

【００３３】ノード２０２において、プロセッサバス２
０５には複数のプロセッサ２０４が接続され、プロセッ
サバス２０５はメッセージ通信装置２０３に収容され
る。メッセージ通信装置２０３は、プロセッサバス２０
５を介してプロセッサ２０４が送信又は受信するメッセ
ージデータを処理し、また、光ファイバリング２０６に
対し入力又は出力されるメッセージデータが格納された
フレームを処理する。

【００３４】次に、図３は、本発明の実施例における図
２のノード２０２内のメッセージ通信装置２０３の構成
図である。実メモリ３０７は、メッセージデータを一時
保持する通信バッファとして機能する。

【００３５】制御メモリ３０８は、メッセージの通信に
使用される仮想記憶空間上の各仮想ページアドレス毎
に、その仮想ページアドレスが実メモリ３０７内の実ペ
ージアドレスに割り付けられている場合にはその実ペー
ジアドレスと、その仮想ページアドレスのページ状態
（通信状態）を示すデータを記憶する。

【００３６】プロセッサバスインタフェース３１２は、
図２のプロセッサバス２０５を収容すると共に外部バス
３０１に接続され、図２のプロセッサ２０４からプロセ
ッサバス２０５を介して入力されるメッセージデータ等
を、外部バス３０１及びバーチャルメモリコントローラ
３０９を介して実メモリ３０７に出力し、逆に、実メモ
リ３０７からバーチャルメモリコントローラ３０９及び
外部バス３０１を介して入力されるメッセージデータ等
を、プロセッサバス２０５を介してプロセッサ２０４に
出力する。

【００３７】また、プロセッサバスインタフェース３１
２は、外部バス３０１、バス結合部３１１及びＣＰＵバ
ス３０２を介して、ＣＰＵ３１３との間で、通信制御デ
ータの授受を行う。

【００３８】図２には明示してないが、図３では、プロ
セッサバス２０５は、１ノードあたり２本設けられてい
る。従って、プロセッサバスインタフェース３１２も、
各プロセッサバス２０５に対応して、#0と#1の２つが設
けられている。そして、#0のプロセッサバスインタフェ
ース３１２は、制御線３１９を用いて、#0と#1の各プロ
セッサバスインタフェース３１２が外部バス３０１をア
クセスする場合の競合制御を行う。更に、#0のプロセッ
サバスインタフェース３１２は、制御線３２１、３２２
を介して、後述するＣＰＵバスアービタ３１４及びＩ／
Ｏコントローラ３１５との間でバスの使用に関する制御
データを授受しながら、外部バス３０１の競合制御を行
って、必要なときには制御線３２０を介してバス結合部
３１１の開閉制御を行う。

【００３９】ネットワーク制御回路３１０は、フレーム
の送信時には、ＣＰＵ３１３からＣＰＵバス３０２、Ｉ
／Ｏコントローラ３１５、及びネットワーク命令／結果
バス３０３を介して入力される送信命令に基づいて、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、実メモリ３０７からバーチャルメ
モリコントローラ３０９及びネットワークデータ送信バ
ス３０５を介して送信されるべきメッセージデータを読
み出し、それを含む送信フレームを構築し、それを光フ
ァイバリング２０６に送出し、その送信結果を、ネット
ワーク命令／結果バス３０３、Ｉ／Ｏコントローラ３１
５、及びＣＰＵバス３０２を介してＣＰＵ３１３に通知
する。

【００４０】また、ネットワーク制御回路３１０は、光
ファイバリング２０６からのフレームの受信時には、制
御メモリアクセスバス３０６を介して制御メモリ３０８
をアクセスしながら、その受信フレームを他のノード２
０２へ中継する。又は、その受信フレーム内のメッセー
ジデータを取り出し、ネットワークデータ受信バス３０
４からバーチャルメモリコントローラ３０９を介して実
メモリ３０７に格納し、その受信結果を、ネットワーク
命令／結果バス３０３、Ｉ／Ｏコントローラ３１５、及
びＣＰＵバス３０２を介してＣＰＵ３１３に通知する。

【００４１】ＣＰＵ３１３は、ＣＰＵバス３０２に接続
され、動作開始時に、ＣＰＵバス３０２に接続されるＥ
ＰＲＯＭ３１６からＣＰＵバス３０２に接続されるプロ
グラムＲＡＭ３１７に書き込まれる制御プログラムに従
って動作する。

【００４２】このＣＰＵ３１３は、ＣＰＵバス３０２、
バス結合部３１１、及び外部バス３０１を介して、プロ
セッサバスインタフェース３１２との間で、通信制御デ
ータの授受を行う。

【００４３】また、ＣＰＵ３１３は、フレームの送信時
には、ＣＰＵバス３０２、Ｉ／Ｏコントローラ３１５、
及びネットワーク命令／結果バス３０３を介して、送信
命令をネットワーク制御回路３１０へ出力し、その後、
ネットワーク制御回路３１０から、ネットワーク命令／
結果バス３０３、Ｉ／Ｏコントローラ３１５、及びＣＰ
Ｕバス３０２を介して、送信結果通知を受け取る。逆
に、ＣＰＵ３１３は、フレームの受信時には、ネットワ
ーク制御回路３１０から、ネットワーク命令／結果バス
３０３、Ｉ／Ｏコントローラ３１５、及びＣＰＵバス３
０２を介して、受信結果通知を受け取る。

【００４４】更に、ＣＰＵ３１３は、ＣＰＵバス３０２
を介して制御メモリ３０８内の各仮想ページアドレスの
ページ状態データ（通信状態を示すデータ）をアクセス
すると共に、ＣＰＵバス３０２及びバーチャルメモリコ
ントローラ３０９を介して制御メモリ３０８内の各仮想
ページアドレスの実ページアドレスデータ及び実メモリ
３０７をアクセスする。

【００４５】Ｉ／Ｏコントローラ３１５は、ＣＰＵバス
３０２に接続され、外部の周辺装置が接続される周辺装
置バス３１８を収容する。また、Ｉ／Ｏコントローラ３
１５は、前述したように、ＣＰＵバス３０２及びネット
ワーク命令／結果バス３０３を介して、ＣＰＵ３１３と
ネットワーク制御回路３１０との間で授受される送信命
令、送信結果通知又は受信結果通知を中継する。この場
合、ネットワーク制御回路３１０からＣＰＵ３１３へ転
送される送信結果通知又は受信結果通知を一時保持する
Ｉ／Ｏコントローラ３１５内のＦＩＦＯの構造が本発明
に最も関連する。これについては、後述する。

【００４６】更に、Ｉ／Ｏコントローラ３１５は、ＣＰ
Ｕ３１３が外部バス３０１をアクセスするアドレスをＣ
ＰＵバス３０２に対して指定した場合に、制御線３２２
を介して#0のプロセッサバスインタフェース３１２に、
外部バスアクセス要求を出力する。

【００４７】ＣＰＵバスアービタ３１４は、プロセッサ
バスインタフェース３１２から制御線３２１を介してＣ
ＰＵバスアクセス要求（バスグラント要求）を受け取っ
た場合に、ＣＰＵ３１３に対して制御線３２３を介して
バス使用要求（バスグラント要求）を出力し、ＣＰＵ３
１３から制御線３２３を介してバス使用許可（バスグラ
ントアクノリッジ）を受け取り、それに基づいてＣＰＵ
バスアクセス許可（バスグラントアクノリッジ）を制御
線３２１を介して#0のプロセッサバスインタフェース３
１２に返す。

【００４８】バーチャルメモリコントローラ３０９は、
プロセッサバスインタフェース３１２と実メモリ３０７
との間で外部バス３０１を介して授受されるデータ、Ｃ
ＰＵ３１３と実メモリ３０７又は制御メモリ３０８との
間でＣＰＵバス３０２を介して授受されるデータ、ネッ
トワーク制御回路３１０と実メモリ３０７との間でネッ
トワークデータ受信バス３０４又はネットワークデータ
送信バス３０５を介して授受されるデータのスイッチン
グ制御及び競合制御を行う。

【００４９】以上の構成を有する本発明の実施例の動作
について説明する。 ＜プロセッサ間通信の全体動作＞今、図２及び図３にお
いて、例えば#000のノード２０２内の１つのプロセッサ
２０４から、#***のノード２０２内の他の１つのプロセ
ッサ２０４にメッセージデータを送信する場合の全体動
作について説明する。

【００５０】この場合に、#000のノード２０２内の１つ
のプロセッサ２０４から送信されるメッセージデータ
は、プロセッサバス２０５を介してそのノード内のメッ
セージ通信装置２０３（以下、#000のメッセージ通信装
置２０３と呼ぶ）の実メモリ３０７に転送された後に、
#***のノード２０２内のメッセージ通信装置２０３（以
下、#***のメッセージ通信装置２０３と呼ぶ）の実メモ
リ３０７に送られ、その後、その実メモリ３０７からプ
ロセッサバス２０５を介して宛て先のプロセッサ２０４
に転送される。即ち、各メッセージ通信装置２０３の実
メモリ３０７は、通信バッファとして機能する。メッセージ通信装置２０３間の通信方式 ここで、メッセージ通信装置２０３間のメッセージデー
タの通信には、ネットワーク仮想記憶方式という特別な
方式が適用される。

【００５１】まず、図２のネットワーク２０１全体で、
仮想記憶空間が定義される。この仮想記憶空間は、複数
の仮想ページに分割され、メッセージデータの通信はこ
の仮想ページを介して行われる。例えば、仮想記憶空間
は、0000〜FFFFページ（１６進数）までの仮想ページア
ドレスに分割される。１つの仮想ページは、メッセージ
データの１単位であるパケットを十分に収容可能な固定
長（例えば８キロバイト長）のデータ長を有する。な
お、以下特に言及しないときは、仮想ページアドレス及
び口述する実ページアドレスは、１６進数で表現する。

【００５２】次に、この仮想記憶空間の所定ページ数毎
例えば１６ページ毎に、ネットワーク２０１に接続され
る各ノード２０２のメッセージ通信装置２０３が割り当
てられる。例えば、0000〜000Fページには#000番目のノ
ード２０２のメッセージ通信装置２０３が割り当てら
れ、0010〜001Fページには#001番目のノード２０２のメ
ッセージ通信装置２０３が割り当てられ、以下同様にし
て、***0〜***Fページ及び%%%0〜%%%Fページ（３桁の *
及び %はそれぞれ0〜 Fの１６進数のうち任意の数）に
は、それぞれ#***番目及び#%%%番目の各ノード２０２の
メッセージ通信装置２０３が割り当てられる。

【００５３】従って、上述の例では、ネットワーク２０
１には、#000〜#FFFまでの最大で３０９６台のメッセー
ジ通信装置２０３が接続可能である。一方、各メッセー
ジ通信装置２０３内の実メモリ３０７は、それぞれが上
述の仮想ページと同じデータ長を有する複数の実ページ
に分割される。実メモリ３０７のページ容量は、仮想記
憶空間のページ容量よりはるかに小さくてよく、例えば
６４〜２５６ページ程度でよい。

【００５４】次に、各メッセージ通信装置２０３の制御
メモリ３０８にはそれぞれ、図４に示されるように、全
仮想ページアドレス分の制御データが記憶される。各仮
想ページアドレスの制御データは、図４に示されるよう
に、その仮想ページアドレスに対応付けられる自メッセ
ージ通信装置２０３内の実メモリ３０７の実ページアド
レスデータと、その仮想ページアドレスの通信状態を示
すページ状態データとから構成されている。

【００５５】そして、初期状態として、各ノード２０２
内のメッセージ通信装置２０３の制御メモリ３０８にお
いて、そのノード２０２に割り当てられている仮想ペー
ジアドレスには、ＣＰＵ３１３のネットワーク用受信制
御機能によって、自メッセージ通信装置２０３の実メモ
リ３０７内の任意の空きページに設けられるネットワー
ク用受信バッファの実ページアドレスと、ページ状態と
して受信バッファ割付状態VPが、それぞれ予め書き込ま
れている。なお、ネットワーク用受信制御機能は、ＣＰ
Ｕ３１３がプログラムＲＡＭ３１７に記憶された制御プ
ログラムを実行することにより実現される。

【００５６】例えば、#000のメッセージ通信装置２０３
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている0000,0001,・・・ ,000Fペー
ジの各仮想ページアドレスには、図４に示されるよう
に、実メモリ３０７内のs,q,・・・,pの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。

【００５７】また、#***のメッセージ通信装置２０３の
制御メモリ３０８において、自メッセージ通信装置２０
３に割り当てられている***0,***1,・・・ ,***Fページ
の各仮想ページアドレスには、図４に示されるように、
実メモリ３０７内のv,u,・・・,tの各実ページアドレス
が書き込まれ、受信バッファ割付状態を示すページ状態
VPが書き込まれている。

【００５８】同様に、#%%%のメッセージ通信装置２０３
の制御メモリ３０８において、自メッセージ通信装置２
０３に割り当てられている%%%0,%%%1,・・・ ,%%%Fペー
ジの各仮想ページアドレスには、図４に示されるよう
に、実メモリ３０７内のy,w,・・・,xの各実ページアド
レスが書き込まれ、受信バッファ割付状態を示すページ
状態VPが書き込まれている。

【００５９】今、後述する転送動作により、例えば#000
のメッセージ通信装置２０３の実メモリ３０７内の、実
ページアドレスがr であるネットワーク用送信バッファ
（後述する）に、#000のノード２０２内の１つのプロセ
ッサ２０４からメッセージデータが転送されているもの
とする。

【００６０】ＣＰＵ３１３のネットワーク用送信制御機
能は、ＣＰＵバス３０２及びバーチャルメモリコントロ
ーラ３０９を介して実メモリ３０７内のネットワーク用
送信バッファに格納されているメッセージデータのヘッ
ダ内の宛て先アドレス部を解析することによって、その
宛て先アドレスに対応するプロセッサ２０４が収容され
るノード２０２に割り当てられている仮想ページアドレ
スのうち、ページ状態がバッファ未割付状態NAとなって
いるものを決定する。図４の例では、例えば仮想ページ
アドレス***2が決定される。なお、ネットワーク用送信
制御機能は、ＣＰＵ３１３がプログラムＲＡＭ３１７に
記憶された制御プログラムを実行することにより実現さ
れる。

【００６１】次に、ＣＰＵ３１３のネットワーク用送信
制御機能は、制御メモリ３０８内の上述の決定した仮想
ページアドレスに、上述のメッセージデータが格納され
ているネットワーク用送信バッファの実ページアドレス
を書き込み、ページ状態を、バッファ未割付状態NAから
送信状態SDに変更する。図４の例では、例えば仮想ペー
ジアドレス***2に実ページアドレスr と送信状態SDが設
定される。

【００６２】そして、ＣＰＵ３１３のネットワーク用送
信制御機能は、Ｉ／Ｏコントローラ３１５内の送信用Ｆ
ＩＦＯに、ＣＰＵバス３０２を介して、送信命令と共
に、上述の仮想ページアドレスと、上述のメッセージデ
ータの転送長を書き込む。

【００６３】ネットワーク制御回路３１０は、Ｉ／Ｏコ
ントローラ３１５内の送信用ＦＩＦＯから、ネットワー
ク命令／結果バス３０３を介して、上述の送信命令等を
読み出すと、その送信命令に付加されている仮想ページ
アドレスを、制御メモリアクセスバス３０６を介して制
御メモリ３０８に指定し、制御メモリ３０８から上述の
仮想ページアドレスに設定されている実ページアドレス
を読み出してバーチャルメモリコントローラ３０９内の
ＤＭＡ転送用レジスタに設定する。

【００６４】そして、ネットワーク制御回路３１０は、
バーチャルメモリコントローラ３０９に、送信されるべ
きメッセージデータが含まれる実メモリ３０７内の上記
実ページアドレスのページデータを、ネットワークデー
タ送信バス３０５を介してネットワーク制御回路３１０
にＤＭＡ転送させる。

【００６５】ネットワーク制御回路３１０は、上述のペ
ージデータから送信命令に付加されているメッセージデ
ータの転送長に対応する分のメッセージデータを取り出
し、そのメッセージデータと送信命令に付加されている
仮想ページアドレス及びメッセージデータの転送長を含
む送信フレームを生成し、それを光ファイバリング２０
６に送出する。なお、光ファイバリング２０６のフレー
ム伝送方式としては、トークンリングネットワーク方式
が採用され、ネットワーク制御回路３１０は、光ファイ
バリング２０６上を周回するフリートークンを獲得した
場合のみ送信フレームを送出することができる。

【００６６】図４の例においては、#000のメッセージ通
信装置２０３から、仮想ページアドレス***2と実メモリ
３０７内の実ページアドレスr に格納されているメッセ
ージデータとを含む送信フレームが、光ファイバリング
２０６に送出される。

【００６７】上述の送信フレームは、光ファイバリング
２０６に接続されている他のノード２０２（図２参照）
に順次転送される。各ノード２０２内のメッセージ通信
装置２０３のネットワーク制御回路３１０は、光ファイ
バリング２０６から上記送信フレームを取り込むと、そ
の送信フレームに格納されている仮想ページアドレスに
対応するページ状態を制御メモリアクセスバス３０６を
介して制御メモリ３０８から読み出し、そのページ状態
が受信バッファ割付状態VPであるか否か、即ち、その仮
想ページアドレスが自ノード２０２のメッセージ通信装
置２０３に割り当てられているか否か、又はそのページ
状態が送信状態SDであるか否か、即ち、その送信フレー
ムが自ネットワーク制御回路３１０が送出したものであ
るか否かを判別する。

【００６８】ネットワーク制御回路３１０は、送信フレ
ームに格納されている仮想ページアドレスのページ状態
が受信バッファ割付状態VPであると判別した場合には、
送信フレームに格納されているメッセージデータを、以
下のようにして実メモリ３０７に取り込む。

【００６９】即ち、ネットワーク制御回路３１０は、ま
ず、送信フレームに格納されている仮想ページアドレス
を、制御メモリアクセスバス３０６を介して制御メモリ
３０８に指定し、制御メモリ３０８から上述の仮想ペー
ジアドレスに設定されている実ページアドレスを読み出
してバーチャルメモリコントローラ３０９内のＤＭＡ転
送用レジスタに設定する。そして、ネットワーク制御回
路３１０は、バーチャルメモリコントローラ３０９に、
送信フレームに含まれるメッセージデータを、ネットワ
ークデータ受信バス３０４を介して実メモリ３０７内の
上述の実ページアドレスにＤＭＡ転送させる。

【００７０】その後、ネットワーク制御回路３１０は、
送信フレームに格納されている仮想ページアドレスを、
制御メモリアクセスバス３０６を介して制御メモリ３０
８に指定し、その仮想ページアドレスのページ状態を受
信バッファ割付状態VPから受信完了状態RDに変更する。

【００７１】更に、ネットワーク制御回路３１０は、Ｉ
／Ｏコントローラ３１５内の受信用ＦＩＦＯに、ネット
ワーク命令／結果バス３０３を介して、受信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスとメッセージデータの転送長を書き込む。

【００７２】最後に、ネットワーク制御回路３１０は、
光ファイバリング２０６から受信した上述の送信フレー
ム中の応答領域に受信成功通知を書き込んだ後、その送
信フレームを再び光ファイバリング２０６に送出する。

【００７３】例えば、図４の例では、#***のメッセージ
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPであると判別することによ
り、その送信フレームに格納されているメッセージデー
タを、制御メモリ３０８の仮想ページアドレス***2に設
定されている実ページアドレスu を有する実メモリ３０
７内のネットワーク用受信バッファに取り込んだ後、制
御メモリ３０８の仮想ページアドレス***2のページ状態
を受信バッファ割付状態VPから受信完了状態RDに変更す
る。

【００７４】上述の受信結果通知は、ＣＰＵ３１３によ
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用受信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の受信結果通知を受け取ると、結果コー
ドが受信成功であるならば、受信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。

【００７５】上述のページ状態が受信完了状態RDである
ならば、ＣＰＵ３１３のネットワーク用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用受信バッファから切り離しプロセッサ用送信待ち
バッファキューに接続する。

【００７６】その後、ＣＰＵ３１３のネットワーク用受
信制御機能は、ＣＰＵバス３０２及びバーチャルメモリ
コントローラ３０９を介して実メモリ３０７を制御し
て、任意の空きページをネットワーク用受信バッファに
接続し、更に、上述の受信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスに、上述の
空きページの実ページアドレスと、ページ状態として受
信バッファ割付状態VPを、それぞれ書き込む。

【００７７】これ以後、実メモリ３０７内のプロセッサ
用送信待ちバッファキューに対する処理は、ＣＰＵ３１
３のネットワーク用受信制御機能から後述するプロセッ
サ用送信制御機能に引き渡される。

【００７８】一方、ネットワーク制御回路３１０は、送
信フレームに格納されている仮想ページアドレスに対応
するページ状態を制御メモリ３０８から読み出した結
果、そのページ状態が受信バッファ割付状態VPでも送信
状態SDでもないと判別した場合には、その送信フレーム
をそのまま光ファイバリング２０６に送出する。

【００７９】例えば、図４の例では、#%%%のメッセージ
通信装置２０３のネットワーク制御回路３１０は、#000
のノード２０２からの送信フレームに格納されている仮
想ページアドレス***2の制御メモリ３０８上のページ状
態が受信バッファ割付状態VPでも送信状態SDでもないと
判別することにより、その送信フレームをそのまま光フ
ァイバリング２０６に送出する。

【００８０】上述のようにして光ファイバリング２０６
上を順次転送された送信フレームは、最後に送信元のノ
ード２０２内のメッセージ通信装置２０３のネットワー
ク制御回路３１０に戻る。

【００８１】送信元のネットワーク制御回路３１０は、
送信フレームに格納されている仮想ページアドレスに対
応するページ状態を制御メモリ３０８から読み出した結
果、それが送信状態SDであると判別することによって、
その送信フレームが自ネットワーク制御回路３１０が送
出した送信フレームであることを判別する。

【００８２】この場合に、ネットワーク制御回路３１０
は、受信した送信フレームの応答領域に受信成功通知が
書き込まれていることを確認した後に、制御メモリアク
セスバス３０６を介して、送信フレームに格納されてい
る仮想ページアドレスに対応する制御メモリ３０８のペ
ージ状態を、送信状態SDから送信完了状態SCに変更す
る。

【００８３】そして、ネットワーク制御回路３１０は、
Ｉ／Ｏコントローラ３１５内の受信用ＦＩＦＯに、ネッ
トワーク命令／結果バス３０３を介し、送信の成否を示
す結果コードと共に、送信フレームから抽出した仮想ペ
ージアドレスを書き込む。

【００８４】上述の送信結果通知は、ＣＰＵ３１３によ
り、ＣＰＵバス３０２を介して受信される。即ち、ＣＰ
Ｕ３１３のネットワーク用送信制御機能は、ＣＰＵバス
３０２を介してＩ／Ｏコントローラ３１５内の受信用Ｆ
ＩＦＯから上述の送信結果通知を受け取ると、結果コー
ドが送信成功であるならば、送信結果通知の一部である
仮想ページアドレスをＣＰＵバス３０２を介して制御メ
モリ３０８に指定し、そのページ状態と実ページアドレ
スを読み出す。

【００８５】上述のページ状態が送信完了状態SCである
ならば、ＣＰＵ３１３のネットワーク用送信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の実ページアドレスで指定される実ページをネットワ
ーク用送信バッファから切り離し空きページとする。

【００８６】その後、ＣＰＵ３１３のネットワーク用送
信制御機能は、上述の送信結果通知の一部である仮想ペ
ージアドレスでＣＰＵバス３０２を介して制御メモリ３
０８をアクセスし、その仮想ページアドレスのページ状
態として、バッファ未割付状態NAを書き込む。

【００８７】以上のように、ネットワーク２０１（図２
参照）上において、１つの仮想記憶空間が定義され、こ
の空間を構成する固定長のデータ長を有する仮想ページ
が各メッセージ通信装置２０３に割り当てられる。そし
て、メッセージ通信装置２０３間のメッセージデータの
通信は、この仮想ページを使用して行われる。この結
果、通常のパケット通信で行われているブロック化制
御、順序制御が不要となる。

【００８８】また、光ファイバリング２０６上の各ノー
ド２０２内のメッセージ通信装置２０３のネットワーク
制御回路３１０は、送信フレームを受信すると、その送
信フレームに格納されている仮想ページアドレスで制御
メモリ３０８上のページ状態をアクセスすることによっ
て、受信した送信フレームを高速に処理することができ
る。

【００８９】加えて、光ファイバリング２０６上を転送
される送信フレームには応答領域が設けられ、受信側の
ノード２０２内のメッセージ通信装置２０３のネットワ
ーク制御回路３１０は、送信フレームの受信結果を送信
フレームの応答領域に書き込み、それを再び光ファイバ
リング２０６に送出する。従って、この送信フレームが
光ファイバリング２０６上を転送され送信元に戻ってく
るまでに、メッセージデータの送信処理が完了すること
になり、受信側から送信元への応答を別のフレームを用
いて通知する必要がない。この結果、通信プロトコルを
簡略なものにすることができ、高速な応答処理が可能と
なる。

【００９０】更に、メッセージ通信装置２０３間のメッ
セージデータの通信は、メッセージ通信装置２０３内の
ネットワーク制御回路３１０が制御メモリ３０８をアク
セスしながら実メモリ３０７を使用して行い、プロセッ
サ２０４とメッセージ通信装置２０３間のメッセージデ
ータの通信は、後述するように、メッセージ通信装置２
０３内のプロセッサバスインタフェース３１２が、上述
のネットワーク制御回路３１０の動作とは独立して、実
メモリ３０７を使用して行う。更に、実メモリ３０７上
の実ページアドレスに格納されたメッセージデータと仮
想記憶空間上の仮想ページアドレスとの対応付けは、後
述するように、ＣＰＵ３１３がメッセージデータに付加
されたヘッダ内の宛て先アドレスに基づいて行う。従っ
て、プロセッサ２０４とメッセージ通信装置２０３間、
メッセージ通信装置２０３とメッセージ通信装置２０３
間の処理を効率良く高速に実行することが可能となる。送信元におけるプロセッサ２０４からメッセージ通信装
置２０３へのメッセージデータの転送動作 次に、送信元のノード２０２（図４の例では#000のノー
ド２０２）内の１つのプロセッサ２０４からそのノード
内のメッセージ通信装置２０３の実メモリ３０７に、メ
ッセージデータが転送される場合の動作について説明す
る。

【００９１】まず、ＣＰＵ３１３のプロセッサ用受信制
御機能は、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７をアクセスする
ことにより、実メモリ３０７において、プロセッサ用受
信バッファキューに空きバッファキューに接続されてい
る空きバッファを接続する。なお、プロセッサ用受信制
御機能は、ＣＰＵ３１３がプログラムＲＡＭ３１７に記
憶された制御プログラムを実行することにより実現され
る機能である。

【００９２】そして、ＣＰＵ３１３のプロセッサ用受信
制御機能は、ＣＰＵバス３０２、バス結合部３１１、及
び外部バス３０１を介して、例えば#0のプロセッサバス
インタフェース３１２を起動すると共に、そのインタフ
ェース３１２に対して上述のプロセッサ用受信バッファ
キューの先頭アドレスを通知する。

【００９３】プロセッサバスインタフェース３１２は、
プロセッサ２０４からプロセッサバス２０５を介して転
送されてきたメッセージデータを受信し、上記先頭アド
レスを受信開始アドレスとしてバッファアドレスを順次
更新しながら、上述の受信されたメッセージデータを、
外部バス３０１及びバーチャルメモリコントローラ３０
９を介して、実メモリ３０７内のプロセッサ用受信バッ
ファキューに接続された空きバッファに、順次転送す
る。

【００９４】プロセッサバスインタフェース３１２は、
プロセッサ用受信バッファキューに接続される空きバッ
ファがなくなると、自動的に停止し、その旨を外部バス
３０１、バス結合部３１１、及びＣＰＵバス３０２を介
してＣＰＵ３１３に通知する。

【００９５】ＣＰＵ３１３のプロセッサ用受信制御機能
は、まず、ＣＰＵバス３０２及びバーチャルメモリコン
トローラ３０９を介して実メモリ３０７を制御して、上
述の受信済のバッファをプロセッサ用受信バッファキュ
ーから切り離しネットワーク用送信バッファに接続す
る。これ以後、実メモリ３０７内のネットワーク用送信
バッファに対する処理は、ＣＰＵ３１３のプロセッサ用
受信制御機能から前述したネットワーク用送信制御機能
に引き渡され、前述したメッセージ通信装置２０３間の
通信方式に従って、送信元のノード２０２のメッセージ
通信装置２０３（図４の例では#000のメッセージ通信装
置２０３）内の実メモリ３０７から、宛て先のプロセッ
サ２０４が収容されるノード２０２のメッセージ通信装
置２０３（図４の例では#***のメッセージ通信装置２０
３）内の実メモリ３０７への、メッセージデータの転送
動作が実行される。受信側におけるメッセージ通信装置２０３からプロセッ
サ２０４へのメッセージデータの転送動作 次に、受信側のノード２０２（図４の例では#***のノー
ド２０２）内のメッセージ通信装置２０３の実メモリ３
０７からそのノード２０２内の１つのプロセッサ２０４
に、メッセージデータが転送される場合の動作について
説明する。

【００９６】ネットワーク制御回路３１０が送信フレー
ムの受信に成功すると、前述したように、ＣＰＵ３１３
のネットワーク用受信制御機能が、受信されたメッセー
ジデータを実メモリ３０７内のプロセッサ用送信待ちバ
ッファキューに接続する。

【００９７】これに対して、ＣＰＵ３１３のプロセッサ
用送信制御機能は、ＣＰＵバス３０２、バス結合部３１
１、及び外部バス３０１を介して、例えば#0のプロセッ
サバスインタフェース３１２を起動すると共に、そのイ
ンタフェース３１２に対して上述のプロセッサ用送信待
ちバッファキューの先頭アドレスを通知する。

【００９８】プロセッサバスインタフェース３１２は、
上記先頭アドレスを送信開始アドレスとしてバッファア
ドレスを順次更新しながら、外部バス３０１及びバーチ
ャルメモリコントローラ３０９を介して、実メモリ３０
７内のプロセッサ用送信待ちバッファキューに接続され
たバッファに格納されているメッセージデータを順次読
み出して、そのメッセージデータのヘッダ内の宛て先ア
ドレス部を解析しながら、そのメッセージデータをプロ
セッサバス２０５を介して宛て先のプロセッサ２０４に
転送する。 ＜送信／受信結果通知を処理するＩ／Ｏコントローラの
部分の説明＞次に、図３のＩ／Ｏコントローラ３１５の
構成のうち、ネットワーク制御回路３１０からＣＰＵ３
１３へ転送される前述した送信結果通知又は受信結果通
知を一時保持するＩ／Ｏコントローラ３１５内のＦＩＦ
Ｏにつき説明する。この部分の構成が本発明に最も関連
する。なお、ＣＰＵ３１３からネットワーク制御回路３
１０へ転送される送信命令を保持するためのＩ／Ｏコン
トローラ３１５内のＦＩＦＯに対しても本発明を適用す
ることが可能であるが、その構成については省略する。

【００９９】図５は、上述の送信結果通知又は受信結果
通知を一時保持するＩ／Ｏコントローラ３１５内に構成
されるＦＩＦＯの構成図である。図５において、４つの
レジスタＲ₀ 〜Ｒ₃ には、ネットワーク制御回路３１０
からネットワーク命令／結果バス２０３のデータバスを
介して前述した送信結果通知又は受信結果通知のデータ
が書き込まれる。

【０１００】これに対して、ＣＰＵ３１３は、ＣＰＵバ
ス３０２のアドレスバスを介してアドレスデコーダ５０
９にレジスタアドレスをセットすることにより、セレク
タ５１０、５１１、バッファ５１３からＣＰＵバス３０
２のデータバスを介して、レジスタＲ₀ 〜Ｒ₃ の内容の
うち任意の内容を読み出すことができ、この内容が前述
したＣＰＵ３１３のネットワーク用送信制御機能又はネ
ットワーク用受信制御機能に引き渡される。

【０１０１】タイミング生成回路５０１は、ネットワー
ク制御回路３１０からネットワーク命令／結果バス２０
３の制御バスに出力されたデータの書込みを指示する制
御信号に基づき、レジスタＲ₀ 〜Ｒ₃ に書込みを行うた
めの書込み信号ＦＩＦＯＷを生成する。

【０１０２】書込み用２ビットカウンタ５０２は、レジ
スタＲ₀ 〜Ｒ₃ のうちデータの書込みが行われるレジス
タを決定するためのカウンタであって、そのカウント値
は、０、１、２、３と増加した後再び０に戻るように変
化する。従って、ネットワーク制御回路３１０からのデ
ータの書込みは、レジスタＲ₀ 、Ｒ₁ 、Ｒ₂ 、Ｒ₃ 、Ｒ
₀ 、・・・というように、順次循環的に行われる。

【０１０３】書込み信号ＦＩＦＯＷのアサートによっ
て、書込み用２ビットカウンタ５０２のカウント値が１
増加してＸからＸ＋１に変化し、増加する前のカウント
値Ｘ（Ｘは０以上３以下の任意の数。以下、Ｘは添え字
としても使用される。）に応じたデコーダ５０３の出力
ＷＤＥＣ_X が、アサート状態からネゲート状態に変化す
る。

【０１０４】この変化のタイミングで、レジスタＲ_X に
ネットワーク制御回路３１０から前述した送信結果通知
又は受信結果通知のデータが書き込まれる。書込み用２
ビットカウンタ５０２の値が１増加した結果、その増加
したカウント値に応じたデコーダ５０３の出力ＷＤＥＣ
_X+1 がアサートされる。但し、Ｘ＝３のときには、ＷＤ
ＥＣ₃ がネゲートされると同時にＷＤＥＣ₀ がアサート
される。

【０１０５】また、ネゲートされる直前のデコーダ５０
３の出力ＷＤＥＣ_X が入力する#Xのフラグ回路５０４内
のＤ−フリップフロップＤ−ＦＦ_X に、書込み信号ＦＩ
ＦＯＷがアサートされるタイミングで、論理“１”の信
号がセットされる。

【０１０６】このＤ−ＦＦ_X の内容は、ＣＰＵ３１３か
らＣＰＵバス３０２のアドレスバスを介してレジスタア
ドレスが指定されアドレスデコーダ５０９がレジスタＲ
_X を指定するデコード出力ＲＤＥＣ_X をアサートしたタ
イミングで、論理“０”に戻される。

【０１０７】即ち、Ｄ−ＦＦ_X は、それにセットされて
いる信号の論理が“１”である場合に、レジスタＲ_X に
は、ネットワーク制御回路３１０が書き込み、ＣＰＵ３
１３がまだ読んでいない有効データが存在することを示
しており、それにセットされている信号の論理が“１”
である場合に、レジスタＲ_X には有効データは存在しな
いことを示している。

【０１０８】#Xのフラグ回路５０４からは、Ｄ−ＦＦ_X
の出力ＤＦＦ_X と、カウントチェック用の値ｃｏｕｎｔ
_X が出力される。ｃｏｕｎｔ_X の値は、後述するアドレ
スデコーダ５０９からのデコード出力ＲＤＥＣ_X の値と
Ｄ−ＦＦ_X の出力ＤＦＦ_X の値によって決定される。こ
れについては、後述する。

【０１０９】カウントチェック回路５０６内の３ビット
有効データカウンタ５０５は、レジスタＲ₀ 〜Ｒ₃ にお
けるデータのオーバーフローを検出するためのカウンタ
である。

【０１１０】この３ビット有効データカウンタ５０５の
カウント値は、書込み信号ＦＩＦＯＷがアサートされレ
ジスタＲ_X へのデータの書込みが行われる毎に１増加
し、ＣＰＵ３１３からＣＰＵバス３０２のアドレスバス
を介してレジスタアドレスが指定され、アドレスデコー
ダ５０９がデコード出力ＲＤＥＣ_X を出力する毎に、そ
こから出力される読出し信号ＦＩＦＯＲに基づいて１減
少する。

【０１１１】従って、この３ビット有効データカウンタ
５０５の値が４を越えると、レジスタＲ_X の内容がＣＰ
Ｕ３１３によって読み出される前にネットワーク制御回
路３１０からレジスタＲ_X に上書きがされてしまったこ
とになる。

【０１１２】カウントチェック回路５０６は、３ビット
有効データカウンタ５０５の値が４を越えたことを検出
すると、エラー検出信号ｔｈｒｕをアサートする。一
方、#Xのフラグ回路５０４内のＤ−ＦＦ_X の出力ＤＦＦ
_X の論理がレジスタＲ_X に有効なデータが書き込まれて
いない状態を示す論理“０”である場合に、ＣＰＵ３１
３がレジスタＲ_X の内容を読み出そうとしてそれをアク
セスすることによって、アドレスデコーダ５０９のデコ
ード出力ＲＤＥＣ_X がアサートされると、#Xのフラグ回
路５０４は、カウントチェック用出力ｃｏｕｎｔ_X をア
サート状態からネゲート状態に変化させる。

【０１１３】この結果、カウントチェック回路５０６
は、このネゲート状態に変化したカウントチェック用出
力ｃｏｕｎｔ_X に基づいて、エラー検出信号ｔｈｒｕを
アサートする。

【０１１４】エラー検出信号ｔｈｒｕがアサートされる
と、セレクタ５１１は、セレクタ５１０の出力ではな
く、レジスタ５１２に保持されているオール“１”の不
正パターンを選択し、バッファ５１３を介してＣＰＵバ
ス３０２のデータバスに出力する。このオール“１”の
不正パターンは、ネットワーク制御回路３１０からレジ
スタＲ₀ 〜Ｒ₃ には書き込まれないデータパターンであ
るとする。

【０１１５】ＣＰＵ３１３は、この不正パターンを検出
することによって、Ｉ／Ｏコントローラ３１５内のＦＩ
ＦＯにおいて不正アクセスが発生したことを知ることが
できる。

【０１１６】ＣＰＵ３１３は、Ｉ／Ｏコントローラ３１
５内のレジスタＲ₀ 〜Ｒ₃ の内容を読み出す場合には、
例えば図６の動作フローチャートで示されるデータ受信
プログラムを実行する。このプログラムは、図３のプロ
グラムＲＡＭ３１７に記憶されている。

【０１１７】まず、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスを介してアドレスデコーダ５０９に、例
えばレジスタＲ₀ をアクセスするためのレジスタアドレ
スをセットし、ＣＰＵバス３０２の制御バスに読出し指
示を出力する（ステップＳ６０１）。

【０１１８】制御回路５０７は、ＣＰＵ３１３からの上
述の読出し指示が発生すると、内部のアービタ回路５０
８において、書込み信号ＦＩＦＯＷをチェックすること
によって、ＣＰＵ３１３からの読出し指示とネットワー
ク制御回路３１０からの書込み指示が同時に発生してい
ないか否かを判定し、アクセスの競合が発生した場合に
はその調停を行う。

【０１１９】制御回路５０７がＣＰＵ３１３からの読出
し指示を受け付けると、アドレスデコーダ５０９からセ
レクタ５１０に、デコード出力ＲＤＥＣ₀ が出力され、
セレクタ５１０は、レジスタＲ₀ の出力を選択する。

【０１２０】この結果、上述のＣＰＵ３１３からのアク
セスが不正アクセスでなければ、レジスタＲ₀ の出力
が、セレクタ５１０、５１１、バッファ５１３からＣＰ
Ｕバス３０２のデータバスに出力される。一方、上述の
ＣＰＵ３１３からのアクセスが不正アクセスである場合
には、前述したように、エラー検出信号ｔｈｒｕがアサ
ートされることにより、セレクタ５１１は、セレクタ５
１０の出力ではなく、レジスタ５１２に保持されている
オール“１”の不正パターンを選択し、バッファ５１３
を介してＣＰＵバス３０２のデータバスに出力する。

【０１２１】ＣＰＵ３１３は、上述のＣＰＵバス３０２
のデータバスに出力されたレジスタの内容を読み出す
（ステップＳ６０２）。続いて、ＣＰＵ３１３は、上述
のデータが、正しいデータであるか否か、即ち不正パタ
ーンであるか否かを判別する（ステップＳ６０２）。

【０１２２】そのデータが不正パターンでなければ、レ
ジスタアドレスを１増加させ、ＣＰＵバス３０２のアド
レスバスを介してアドレスデコーダ５０９に、例えば次
のレジスタＲ₁ をアクセスするためのレジスタアドレス
をセットし、ＣＰＵバス３０２の制御バスに読出し指示
を出力して、そのレジスタをアクセスする（ステップＳ
６０４→Ｓ６０２）。なお、前回のレジスタアドレスが
レジスタＲ₃ をアクセスするアドレスであった場合は、
次回のレジスタアドレスは例えばレジスタＲ₀をアクセ
スするアドレスとされる。

【０１２３】一方、読み出したデータが不正パターンで
ある場合には、ＣＰＵ３１３は、ＣＰＵバス３０２のア
ドレスバスを介してアドレスデコーダ５０９に、カウン
トチェック回路５０６をアクセスするアドレスを指定す
ることにより、アドレスデコーダ５０９からの特には図
示しないデコード出力に基づいて、セレクタ５１０、５
１１、バッファ５１３からＣＰＵバス３０２のデータバ
スを介して、カウントチェック回路５０６内の３ビット
有効データカウンタ５０５のカウント値を取得し、この
カウント値が４を越えているか否か、即ち、オーバーフ
ローが発生しているか否かを判別する（ステップＳ６０
５）。

【０１２４】ステップＳ６０５において、オーバーフロ
ーが発生していると判別された場合には、レジスタＲ₀
〜Ｒ₃ の内容がＣＰＵ３１３によって読み出される前に
ネットワーク制御回路３１０からレジスタＲ₀ 〜Ｒ₃ の
何れかに上書きがされてしまっているため、ＣＰＵ３１
３は、ネットワーク制御回路３１０に前述した送信結果
通知又は受信結果通知のデータの再送要求等のエラー処
理を実行する（ステップＳ６０６）。

【０１２５】一方、ステップＳ６０５において、オーバ
ーフローが発生していないと判別された場合には、ＣＰ
Ｕ３１３は、自分がレジスタＲ_X に有効なデータが書き
込まれていない状態でそのレジスタの内容を読み出そう
としたと判別できるため、適当なタイミングをとった後
に、そのレジスタを再びアクセスする（ステップＳ６０
５→Ｓ６０２）。

【０１２６】なお、ＣＰＵ３１３は、ＣＰＵバス３０２
のアドレスバスを介してアドレスデコーダ５０９に、#X
のフラグ回路５０４内のＤ−ＦＦ_X をアクセスするアド
レスを指定することにより、アドレスデコーダ５０９か
らの特には図示しないデコード出力に基づいて、セレク
タ５１０、５１１、バッファ５１３からＣＰＵバス３０
２のデータバスを介して、Ｄ−ＦＦ_X の出力ＤＦＦ_X の
値を随時読み出すことができる。

【０１２７】また、ＣＰＵ３１３は、例えばステップＳ
６０６のエラー処理において、ＣＰＵバス３０２のアド
レスバスを介してリセット用アドレスを出力することに
よって、アドレスデコーダ５０９からの特には図示しな
い出力に基づいて、#0〜#3のフラグ回路５０４内のＤ−
ＦＦ₀ 〜Ｄ−ＦＦ₃ の内容と、書込み用２ビットカウン
タ５０２の内容、及びカウントチェック回路５０６内の
３ビット有効データカウンタ５０５の内容を、それぞれ
リセットすることができる。この状態におけるデコーダ
５０３の出力においては、ＷＤＥＣ₀ がアサートされ
る。

【０１２８】以上のＣＰＵ３１３によるＩ／Ｏコントロ
ーラ３１５のアクセス形態においては、図６に示される
ように、ＣＰＵ３１３は、最初にレジスタＲ₀ 〜Ｒ₃ の
内容をアクセスし、データが不正パターンであったな
ら、更に、オーバーフローが発生しているか否かをチェ
ックしている。

【０１２９】このアクセス形態は、ネットワーク制御回
路３１０からの送信結果通知又は受信結果通知のデータ
の書込みの頻度が高い場合においては、ＣＰＵ３１３が
レジスタＲ_X をアクセスしたときにそこに読めるデータ
が存在する可能性が高いために、ＦＩＦＯへのアクセス
がデータあたり約１回になる。従って、このアクセス形
態は、ＣＰＵ３１３からＦＩＦＯへのアクセスに時間が
かかる場合に特に有効である。

【０１３０】これに対して、ネットワーク制御回路３１
０からデータがあまり書き込まれず、上述のアクセス形
態でレジスタＲ_X をアクセスすると、レジスタＲ_X にデ
ータが存在せずにそのレジスタに対応する#Xのフラグ回
路５０４内のＤ−ＦＦ_X の出力値ＤＦＦ_X の論理が
“０”となる頻度が高くなる場合には、先にＤ−ＦＦ_X
の内容を読み出し、出力値ＤＦＦ_X の論理が“１”とな
っている場合にそれに対応するレジスタＲ_X をアクセス
するようにすれば、無駄なアクセスをなくすことができ
る。

【０１３１】また、図５に示される実施例では、レジス
タ５１２に予めオール“１”の不正パターンが保持され
ているが、ＣＰＵ３１３がこのレジスタ５１２に任意の
不正パターンを書き込めるように構成することにより、
書込み側の装置（ネットワーク制御回路３１０）が変更
された場合においても、その書込み側の装置が出力しな
いような不正パターンを設定することができる。

【０１３２】更に、不正パターンは、レジスタ５１２を
介して出力されるが、レジスタ５１２をなくして、レジ
スタ５１０に直接このレジスタ５１２の出力を選択させ
るように構成してもよい。

【０１３３】

【発明の効果】本発明によれば、読出し装置は、有効デ
ータカウンタ手段のカウント値を読み出すことにより、
ファーストインファーストアウトバッファにおいてデー
タのオーバーフローが発生したことを知ることが可能と
なる。

【０１３４】また、読出し装置は、フラグ保持手段の各
フラグ値を読み出すことにより、ファーストインファー
ストアウトバッファ内の有効な転送データへのアクセス
が行われたか否かを知ることが可能となる。

【０１３５】更に、上述のような不正なアクセスが行わ
れた場合に不正データ出力手段が不正データを出力する
ように構成されることにより、読出し装置は、ファース
トインファーストアウトバッファから出力されるアクセ
ス結果が不正データであるか否かを判別することで、簡
単に不正アクセスを判別することが可能となる。

【０１３６】一方、読出し装置は、ファーストインファ
ーストアウトバッファをアクセスする場合に、まず、レ
ジスタ手段へのアクセスを行った結果出力される出力値
が不正データであるか否かを判別し、不正データでなけ
れば次のアクセスを行うことにより、書込み装置からの
転送データの書込みの頻度が高い場合に、効率的なアク
セスを行うことが可能となる。

【０１３７】また、読出し装置は、ファーストインファ
ーストアウトバッファをアクセスする場合に、先にフラ
グ保持手段が保持する各フラグ値を読み出し、第１の値
を有するフラグに対応するレジスタ手段をアクセスする
ことにより、書込み装置からの転送データの書込みの頻
度が低い場合に、ファーストインファーストアウトバッ
ファへの無駄なアクセスをなくすことが可能となる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明の実施例が適用されるネットワークの構
成図である。

【図３】本発明の実施例におけるメッセージ通信装置の
構成図である。

【図４】メッセージ通信の説明図である。

【図５】送信結果通知又は受信結果通知を処理するＩ／
Ｏコントローラの部分の構成図である。

【図６】ＣＰＵがレジスタＲ₀ 〜Ｒ₃ の内容を読み出す
場合の動作フローチャートである。

【符号の説明】

１０１ 書込み装置 １０２ 読出し装置 １０３ 転送データ １０４ レジスタ手段 １０５ フラグ値 １０６ フラグ保持手段 １０７ 転送データ書込み指示 １０８ 書込みカウンタ手段 １０９ 転送データ読出し指示 １１０ 有効データカウンタ手段 １１１、１１４ カウント値 １１２ 書込み制御手段 １１３ アドレス １１５ 読出し制御手段 １１６ 不正データ １１７ 不正データ出力手段 １１８ ファーストインファーストアウトバッファ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/42

Claims (5)

【特許請求の範囲】
1. 【請求項１】 書込み装置（１０１）から読出し装置
   （１０２）へ転送される転送データ（１０３）を一時保
   持するファーストインファーストアウトバッファ（１１
   ８）において、 前記転送データ（１０３）を複数組分一時保持する複数
   のレジスタ手段（１０４）と、 該複数のレジスタ手段（１０４）に対応する複数のフラ
   グ値（１０５）を保持するフラグ保持手段（１０６）
   と、 前記書込み装置（１０１）からの転送データ書込み指示
   （１０７）に基づき順次連続的かつ循環的にカウント動
   作を行う書込みカウンタ手段（１０８）と、 前記転送データ書込み指示（１０７）に基づいて順次連
   続的にカウントアップ動作を行い、前記読出し装置（１
   ０２）からの転送データ読出し指示（１０９）に基づい
   て順次連続的にカウントダウン動作を行い、前記レジス
   タ手段（１０４）の数（ｎ）以上の値までカウント動作
   が可能な有効データカウンタ手段（１１０）と、 前記転送データ書込み指示（１０７）に基づいて、前記
   書込みカウンタ手段（１０８）が出力するカウント値
   （１１１）に対応する前記レジスタ手段（１０４）に前
   記書込み装置（１０１）からの転送データ（１０３）を
   書き込むと共に、該レジスタ手段（１０４）に対応する
   前記フラグ保持手段（１０６）内のフラグ値（１０５）
   を第１の値に設定する書込み制御手段（１１２）と、 前記読出し装置（１０２）から指定される前記読出し指
   示（１０９）及びアドレス（１１３）に基づいて、任意
   の前記レジスタ手段（１０４）の内容、前記有効データ
   カウンタ手段（１１０）のカウント値（１１４）、又は
   前記フラグ保持手段（１０６）が保持する任意の前記フ
   ラグ値（１０５）を前記読出し装置（１０２）に出力す
   ると共に、任意の前記レジスタ手段（１０４）の内容を
   出力した場合に該レジスタ手段（１０４）に対応する前
   記フラグ保持手段（１０６）内のフラグ値（１０５）を
   第２の値に設定する読出し制御手段（１１５）と、 を有することを特徴とするエラー表示機能付きＦＩＦ
   Ｏ。
2. 【請求項２】 前記有効データカウンタ手段（１１０）
   のカウント値（１１４）が前記レジスタ手段（１０４）
   の数を（ｎ）越えているときに前記読出し装置（１０
   ２）が前記レジスタ手段（１０４）の内容を読み出そう
   とした場合、又は前記読出し装置（１０２）が前記フラ
   グ保持手段（１０６）に保持されている前記第２の値を
   有する前記フラグ値（１０５）に対応する前記レジスタ
   手段（１０４）の内容を読み出そうとした場合に、前記
   書込み装置（１０１）が前記転送データ（１０３）とし
   て出力しない不正データ（１１６）を前記読出し装置
   （１０２）に出力する不正データ出力手段（１１７）を
   更に有する、 ことを特徴とする請求項１に記載のエラー表示機能付き
   ＦＩＦＯ。
3. 【請求項３】 前記不正データ出力手段（１１７）が出
   力する前記不正データ（１１６）を設定する不正データ
   設定手段を更に有する、 ことを特徴とする請求項２に記載のエラー表示機能付き
   ＦＩＦＯ。
4. 【請求項４】 前記読出し装置（１０２）は、 前記ファーストインファーストアウトバッファ（１１
   ８）内の任意の前記レジスタ手段（１０４）をアクセス
   し、 その結果として前記ファーストインファーストアウトバ
   ッファ（１１８）から出力される出力値が、前記不正デ
   ータ（１１６）であるか否かを判別し、 前記出力値が前記不正データ（１１６）でなければ、前
   記出力値を前記書込み装置（１０１）からの前記転送デ
   ータ（１０３）として受信し、 前記出力値が前記不正データ（１１６）であるならば、
   前記ファーストインファーストアウトバッファ（１１
   ８）から前記有効データカウンタ手段（１１０）のカウ
   ント値（１１４）、又は前記フラグ保持手段（１０６）
   が保持する前記アクセス動作に対応する前記フラグ値
   （１０５）を読み出し、それらの読み出した値に基づい
   てエラー処理を行う、 ことを特徴とする請求項２又は３の何れか１項に記載の
   エラー表示機能付きファーストインファーストアウトバ
   ッファを使用した読出し装置の制御方法。
5. 【請求項５】 前記読出し装置（１０２）は、 前記ファーストインファーストアウトバッファ（１１
   ８）から前記フラグ保持手段（１０６）に保持されてい
   る任意の前記フラグ値（１０５）を読み出し、 該フラグ値（１０５）が前記第１の値を有する場合に、
   前記ファーストインファーストアウトバッファ（１１
   ８）から前記第１の値を有する前記フラグ値（１０５）
   に対応する前記レジスタ手段（１０４）の内容を読み出
   し、前記書込み装置（１０１）からの前記転送データ
   （１０３）として受信する、 ことを特徴とする請求項１乃至３の何れか１項に記載の
   エラー表示機能付きファーストインファーストアウトバ
   ッファを使用した読出し装置の制御方法。