JPH01263760A - コプロセツサのデータ転送制御方法およびその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主プロセツサに用途向けの専用機能を付加する
コプロセッサに係シ、特にメモリの読み書きを頻繁に必
要とするデータ処理用コプロセッサに好適なメモリのア
クセス方法およびメモリアクセスの制御回路に関する。

〔従来の技術〕

従来、コプロセッサが外部のメモリとの間でデータ転送
を行う場合、米国インテル社の数値演算プロセッサ８０
８７　（１ｎｔｅｌ　、　Ｍｉｃｒｏｐｒｏｃｅｓｓｏ
ｒ　ａｎｄ　ＰｅｒｉｐｈｅｒａｌＨａｎｄｂｏｏｋ　
Ｖｏｌｕｍｅ　Ｉ　−Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ　
、　２３０８４３−００４　。

ｐｐ２−１２２〜ｐｐ２−１４３）のように主プロセツ
サがコプロセッサのための入出力命令を実行する際忙メ
モリアドレスを計算・出力し、このアドレス値をコプロ
セッサがメモリデータの先頭アドレスとして記憶した後
、コプロセッサがコプロセッサに内蔵したメモリアクセ
ス制御回路を起動して先頭アドレスを起点とする必要語
数のメモリアクセスを行う方法が採られている。また、
米国モトローラ社のマイクロプロセッサＭ　Ｃ６８０２
０（Ｍｏｔｒｏｌａ　。

ＭＣ６８０２０３２−Ｂｉｔ　Ｍｉｃｒｏｐｒｏｃｅｓ
ｓｏｒ　Ｕｓｅｒｓ　Ｍａｎｕａｌ　、　ｐｐ８−１〜
ｐｐ８−７）のようにコプロセッサの制御情報は主プロ
セツサがコプロセッサとの交信用レジスタを読み書きす
ることで伝達し、メモリデータをコプロセッサがアクセ
スする場合には、コプロセッサは主プロセツサに対して
メモリの読み書きを要求し、主プロセツサがこれに対応
して実際のメモ。

１ノの読み書きとメモリから読みとったデータをコプロ
セッサの交信用レジスタに書き込み、または交信用レジ
スタから読みとったデータをメモリに書き込む方法が採
られている。

〔発明が解決しようとする課題〕

上記従来技術は前者の方法ではコプロセッサ側にＤＭＡ
Ｃなとのメモリアクセス制御回路を内蔵する必要がある
ため、費用・開発工数が増加する傾向がある。後者の方
法では主プロセツサがメモリの読み書きとコプロセッサ
の交信用レジスタの読み書きを繰シ返す必要があるため
、データの転送効率が低下するという問題がある。

本発明の目的は上記のような従来のコプロセッサによる
メモリアクセス方法の問題を改善し、簡単なインタフェ
ースで効率よ（メモリをアクセスすることのできるコプ
ロセッサのメモリアクセス方法とその制御回路を提供す
ることにある。

〔課題を解決するための手段゛〕

本発明ではアドレスバス、データバスとメモリの読み書
き・タイミング制御を行う制御信号な伝達する制御バス
から成るメモリパスに対して主プロセツサを接続し、コ
プロセッサはデータバスと制御バスのみを用いてメモリ
バスに接続し、コプロセッサがメモリを読み書きする際
には主プロセツサがアドレスバスと制御バスを駆動し、
コプロセッサは制御バスの状態を監視してデータバスの
駆動を行う。

〔作用〕

主プロセツサはコプロセッサのメモリ読み７臀きを制御
する際にアドレスバス及び制御バスを通常つメモリ読み
書きと同様に駆動・制御し、従ってメモリパスに接続さ
れるメモリ装置は通常と全く同一の読み書き動作を行う
。この時主プロセツサのデータ入出力端子を高抵抗状態
に制御することにより主プロセツサはデータバスから電
気的に切り離され、従ってコプロセッサが直接データバ
スを使用することが可能になる。コプロセッサは制御バ
スの状態を監視することによりメモリの読み書きの区別
、タイミングの制御状態を知ることができ、これに従っ
てデータバスを通じてメモリとｂ間のデータ転送を行う
ことができる。

本発明ではコプロセッサはデータバスとの交信を行うだ
けであり、複雑なメモリ制御回路を内蔵する必要はない
。コプロセッサにメモリ装置から読み出したデータを読
み取らせるため疋は、主プロセツサのデータ入出力端子
を高抵抗状態として主プロセツサがメモリの読み出し制
御を行い、この結果読み出されるデータをコプロセッサ
がデータバスから読み取る。従って、主プロセツサがメ
モリパスからデータを読み取った後、コブロセッ１すに
送信するよりも短時間、かつ単軸な制御でコプロセッサ
にメモリのデータを与えることができる。また、コプロ
セッサのデータをメモリ装置に書き込ませるためには、
主プロセツサのデータ入出力端子を高抵抗状態として主
プロセツサがメモリの書き込み制ＮＪを行い、同時にコ
プロセッサが書き込むべきデータをデータバスに出力し
てメモｌＪ装置に書き込む、従りて、主プロセッサカコ
ブロセツサからメモリに書き込むべきデータを読み取っ
た後、メモリに１き込むよシも短時間、かっ単純な制御
でコプロセッサのデータをメモリに書き込むことができ
る。

〔実施例〕

以下１本発明の第１の実施例を第１図〜第４図により説
明する。

第１図は本発明の第１の実施例の全体概略構成を示すブ
ロック図である。第１図において、１は主プロセツサ、
２はコプロセッサ、３は主プロセツサのデータ入出力化
゛号とデータバスの間の送受信を行うデータトランシー
バ、４はコプロセッサのメモリ読み書きを制御するコプ
ロセッサメモリアクセス制御信号、５はメモリバスの制
御信号を伝達する制御バス、６はメモリバスのアドレス
信号を伝達するアドレスバス、７はメモリノくスのデー
タ信号を伝達するデータバス、８はメモリバスに接続し
たメモリ装置である。第２図は第１図実施例における主
プロセツサのメモリアクセスのタイミングを示すタイミ
ングチャート、第３図は第１図実施例におけるコプロセ
ッサのメモリアクセスのタイミングを示すタイミングチ
ャートである。

−第１図においては、主プロセツサ１はデータトランシ
ーバ３を介してデータバス７に接続されている。データ
トランシーバ３は主プロセツサ１がメモリバスに対して
読み書き動作を行う際に制御バス５によ９人・出力方向
の切夛換えを行って王プロセッサ１のデータ入出力方向
の制御を行い。

サラにコプロセッサメモリアクセス制御信号４により制
御バス５の制御に優先して入出力信号を高抵抗状態とし
て主プロセツサ１とデータバス７とを電気的に切り離す
機能を持つ。コプロセッサ２はコプロセッサメモリアク
セス制御信号４によυｆデータトランシーバが高抵抗状
態となっている期間圧データバス７との間でデータ転送
を行い。

メモリ装置８の読み書きを行う。

主プロセツサ１がメモリ装置８の読み書きを行う場合、
第２図タイミングチャートに示すように。

主プロセツサがアドレス、リード／ライト信号などのメ
モリバス制御信号を出力し、メモリの読み出しであれば
これらの信号に応じてメモリ装置８が読み出しデータを
出力し、生プロセッサ１がこカ読み出しデータを内部に
読み取り、メモリの書き込みであれば主プロセツサ１は
アドレス、メモリバス制御信号の出力を行うとともに書
き込みデータを出力し、メモリ装置８に対して王プロセ
ッサ１の出力データが書き込まれる。この間データトラ
ンシーバ３はコプロセッサメモリアクセス制御信号４に
より制御バス５に従って入出力制御を行うようにし、コ
プロセッサ２はコプロセッサメモリアクセス制御信号４
によりメモリの読み書きを行わずコプロセッサ２自身の
データ入出力端子を高抵抗状態として主プロセツサのメ
モリ読み書きを妨げないように制御する。

コプロセッサ２がメモリ装置８の読み書きを行う場合も
主プロセツサ１がアドレス、メモリバス制御信号を出力
するが、コプロセッサメモリアクセス制御信号４により
データトランシーバ３を高抵抗状態とし、データバス７
をコプロセッサ２に譲渡スる。コプロセッサ２はコプロ
セッサメモリアクセス制御信号４によりデータバス７の
使用権を得、メモリ読み出しであればメモリ装置８から
主プロセツサｌが出力するアドレス、メモリバス制御信
号に応じて読み出されたデータをコプロセッサ２の内部
に読み取り、メモリの書き込みであれば主プロセツサｌ
のアドレス、メモリバス制御信号の出力のタイミングに
合わせてコプロセッサ２自身のデータ入出力端子からメ
モリ装置８に書き込むべきデータの出力を行い、メモリ
装置８の主プロセツサ１が指定するアドレスにコプロセ
ッサ２の出力データを書き込む。

以上忙説明したように１本実施例によれば、実質的なメ
モリの読み書き制御は主プロセツサに本来内蔵されてい
る制御回路を利用して行うことができ、コプロセッサに
はデータの入出力制御のみを行う簡単な制御回路だけを
内蔵すればよい、このため１本実施例は簡単かつ低い経
費で実施することができるという特徴をもつ。また、主
プロセツサはコプロセッサのメモリ読み書きに際して主
プロセツサのメモリ読み書きを行う場合と同じメモリ制
御を行えばよく、コプロセッサに対して特別なサービス
、例えばメモリから読み取ったデータ麦別途コプロセッ
サに転送するといったサービスを行う必要はない。従っ
て、主プロセツサ側にも特別なハードウェアを付加する
必要がな（、かつコプロセッサのサービスを行うための
主プロセツサ側のオーバヘッドも最小限で済むという特
徴も合わせ持つ。

第１図実施例では説明を判り易くするためにデータトラ
ンシーバ３は主プロセツサ１の外部に設げるものとして
いるが、今日のＬＳＩ化技術によれば、データトランシ
ーバ３を主プロセツサ１の内部論理として単一のＬＳＩ
デバイスとして実現することは極めて容易である。

第４図は第１図に示したコプロセッサ２に組み込むデー
タバスインタフェース回路の一例を示すブロック図であ
る。

第４図において＠１図と同一の回路部分には同一番号を
付しである。第４図において、２１はメモリに書き込も
うとする書き込みデータ、２２はメモリから読み出して
コプロセッサ２の内部に取り込む読み取りデータ、２３
はコプロセッサ２に内蔵し大データバス７との間でデー
タの送受信を行うデータトランシーバ、２４と２５はア
ンドゲート、２６はインバータ、２７は制御バス５から
供給されるリード／ライト制御信号、２８は制御バス５
から供給されるレディタイミング信号である。リード／
ライト制御信号２７はメモリバスに対して読み出しを行
うか書き込みを行うかを指示する信号であって、第４図
ではり−ド／ライト制御信号２７が論理値１を示すとき
に読み出し、論理値０を示すときに書き込みを行うもの
としている。（これ以外にもリード／ライト制御信号を
独立した信号としてメモリの読み書きを行う方法、他の
信号と合わせてコード化して制御バス上に出力し、メモ
リバスに接続する装置がそれぞれこれをデコードして対
応する動作を行わしめる方法などがあるが、読み出しと
書き込みの指示を行うことが本質である。）また、レデ
ィタイミング信号２８はメモリバスの読み出し・書き込
みの終了を示す信号であり、ｊｌｆ、み出しを行う場合
にはデータバス７上にメモリから有効な読み出しデータ
が出力されていることを示す。第４図に示す例ではレデ
ィタイミング信号２８により、メモリ読み出し時にデー
タバス７から有効なデータを取り込むタイミングを知る
。メモリノくスの構成が異なるシステムであっても、一
般にメモリの読み出しを行うためにはメモリからバス上
に有効なデータが出力されるタイミングを知らなければ
ならず。

従って、レディタイミング信号２８に相当するタイミン
グ信号をバス制御信号から生成することができる。

以下、第４図に示したコプロセッサ２のデータバスイン
タフェース回路の動作を説明する。

コプロセッサ２にメモリから読み出したデータを読み取
らせる場合、リード／ライト制御信号２７は論理値１を
示し、インバータ２６の働きによりアンドゲート２５の
出力は論理値Ｏに固定され、この結果データトランシー
バ２３の出力側端子は高抵抗状態となり、データバス７
からのデータを受けいれられる状態になる。コプロセッ
サメモリアクセス制御信号４はメモリの読み出しのタイ
ミングに合わせてコプロセッサ２に対してメモリの読み
取）？：指示するため論理値１を与え、レディタイミン
グ信号２８が論理値１を示してデータバス７上のデータ
が有効であることを示すとアンドゲート２４の出力が論
理値１となって、読み取りデータ２２がコプロセッサ２
の内部に取り込まれる。

コプロセッサ２からメモリ８にデータを書き込ませる場
合、リード／ライト制御信号２７は論理値０を示し、ア
ンドゲート２４の出力は論理値Ｏに固定され、従って読
み取りデータ２２はコプロセッサ２の内部には取り込ま
れない。コプロセッサメモリアクセス制御信号４はコプ
ロセッサ２にメモリ書き込みを指示するため、メモリ８
の書き込みのタイミングて合わせて論理値１を示し、イ
ンバータ２６によりリード／ライト制御信号２７はその
論理値をＯから１に反転されてアンドゲート２５に入力
される。この結果、アンドゲート２５は論理値１を出力
し、データトランシーバ２３はこれによって書き込みデ
ータ２１をデータバス７上に出力し、メモ１７　Ｋ対す
る書き込みデータとする。

以上に説明したように１本実施例によれば、コプロセッ
サ２に組み込むメモリインタフェース回路は、第４図に
示したような極めて簡単な構成で実現できる。

第１図から第４図までに示した本発明の第１の５１ｉ例
では、主プロセツサｌがメモリ８の読み書きを行う場合
とコプロセッサ２がメモリ８の読み書きを行う場合とを
切υ換えるために、コプロセッサメモリアクセス制御信
号４を与える必要がある。

コプロセッサメモリアクセス制御信号は、主プロセツサ
１が実質的な制御を行うメモリ８の読み書き動作に対し
て発生するので、主プロセツサｌの動作状態、実行命令
を解析することにより生成することができる。最も簡単
な方法としては、メモリバス上のアドレス空間を主プロ
セツサメモリ空間とコプロセッサ空間とに分け、主プロ
セツサがメモリの読み書きを行う際に発生するアドレス
信号をデコードしてコプロセッサメモリアクセス制御信
号とする方法がある。これに似た方法として。

主プロセツサが発生する状態信号をデコードし。

主プロセツサが第１の状態にあってメモリの読み書きを
行う場合と第２の状態にあってメモリの読み書きを行う
場合とでコプロセッサメモリアクセス制御信号の切シ換
えを行う方法がある。また。

主プロセツサの命令セットにコプロセッサのメモリ読み
書き制御命令を定義し、主プロセツサがこの命令を実行
するのと同一のタイミングでコプロセッサメモリアクセ
ス信号を制御する方法がある。

このためには、主プロセツサ内部の命令実行部から直接
実行中の命令のデコード結果をコプロセッサメモリアク
セス制御信号として出力する方法。

主プロセツサがプログラムを実行するためにメモリから
取り込む命令語と主プロセツサの命令実行状態を監視し
てコプロセッサメモリアクセス制御信号を生成する方法
がある。

第５図は上述した主プロセツサ１の命令実行状態を監視
することによりコプロセッサ２のメモリアクセス制御信
号を生成する方法を用いてコプロセッサ２とメモリ８の
間のデータ転送を制御する回路の一実施例を示すブロッ
ク図である。第５図において、第１図から第４図と同一
の回路部分には同一番号を付しである。第５図において
、９は主プロセツサの命令実行状態、実行命令に関する
情報を伝達する主プロセッサ状態信号、１０は主プロセ
ツサ状態信号９をデコードして主プロセツサがコプロセ
ッサのメモリの読み書き制御命令を実行しようとしてい
る。あるいは実行していることを検出するデコーダ、１
１はデコーダ１０が出力するコプロセッサメモリアクセ
ス許可信号、１２はコプロセッサメモリアクセス許可信
号１１の入力によってデータトランシーバ３を高抵抗化
するコプロセッサメモリアクセス制御信号４を制御バス
５のタイミングに合わせて発生するデータトランシーバ
高抵抗化回路である。

第５図において、主プロセツサ１がコプロセッサ２のメ
モリの読み書き制御命令を実行すると。

主プロセツサ状態信号９のデコードによりデコーダ１０
カコブロセツサメモリアクセス許可信号１１を発生スる
。コプロセッサ２はコプロセッサメモリアクセス許可信
号１１によりメモリバスの使用権を得、制御バス５によ
りメモリバスのタイミングに合わせてデータバス７との
間でデータ転送を行う。

なお、コプロセッサ２はコプロセッサメモリアクセス許
可信号１１を受けて、コプロセッサメモリアクセス制御
信号４に相当する信号を作成する回路的修正が必要であ
るが、当業者によれば極めて容易になされうるのでここ
では省略する。このときデータトランシーバ高抵抗化回
路１２は、コプロセッサメモリアクセス許可信号１１の
入力により、制御バス５のタイミングに従ってコプロセ
ッサメモリアクセス制御信号４を発生してデータトラン
シーバ３を高抵抗状態として主プロセツサ１とデータバ
ス７を電気的に切り離し、コプロセッサ２のデータ転送
に障害を与えないようにする。

第５図の実施例によればコプロセッサメモリアクセス制
御信号４をデコーダ１０と制御バスのタイミングを取る
ためのデータトランシーバ高抵抗化回路１２で生成する
ことができる。また、主プロセツサ状態信号９のデコー
ド結果と制御バスの動作タイミングによりコプロセッサ
メモリアクセス制御信号４を発生するので、何らかの原
因により主プロセツサｌによるメモリの読み書き制御動
作が保留された場合でもコプロセッサのメモリ読み書き
に障害を生じることがない。また、主プロセツサ１が命
令語を実行している間に次に実行すべき命令を予めメモ
リから読み取っておく命令先取り方式によって実行制御
を行っている場合、主プロセツサ１の外部から先取りさ
れた命令語の実行時点を知るためには、主プロセツサｌ
の状態信号とメモリパスの制御状態を監視する必要があ
る。第５図に示した実施例では、このような場合にも容
易に対応できるという利点がある。

主プロセツサ１が実行する命令語のデコードによりコプ
ロセッサ２のメモリ読み書きを制御する命令を識別する
ためには、主プロセツサ１の命令セットの中にコプロセ
ッサ２のメモリ読み書きを。

制御する命令語を定義しておかなければならない。

本発明ではコプロセッサ２のメモリ読み書き制御命令を
実行する際には主プロセツサ１は通常のメモリ読み書き
と同様のメモリバス制御を行う必要がある。このために
は主プロセツサ１のメモリ読み書き命令語の定義に対し
て、メモリの読み書きを行うのが主プロセツサ１である
のかコプロセッサ２であるのかを指定するためのコプロ
セッサ入出力制御情報を付加しておくのが簡単である。

すなわち、主プロセツサ１はメモリの読み書き命令語を
解釈して実行する際には、コプロセッサ入出力制御情報
の内容に関りなくメモリの読み書き動作を行うようにし
、コプロセッサ入出力制御情報によってコプロセッサメ
モリアクセス制御信号の発生、コプロセッサ２のデータ
バスに対するデータ転送制御、主プロセツサ１のデータ
トランシーバ３の高抵抗化制御を行うようにすることが
できる。

さて、コプロセッサのメモリの読み書きはコプロセッサ
の処理内容、処理所要時間によってどの時点で必要にな
るかが決定するため、主プロセツサがその時点を予想し
てコプロセッサのメモリの読み書きを制御するのが困難
な場合がある。これを解決する゛ためＫはコプロセッサ
が処理の進行に伴ってメモリの読入書きが必要になった
時点で主プロセツサに対してメモリの読み書き動作を要
求し、主プロセツサがコプロセッサの要求に応じてメモ
リの読み書きのサービスを行う方法がある。

またはコプロセッサはメモリの読み書きの要求状態をレ
ジスタに記録し、主プロセツサが随時このレジスタを読
み取ってコプロセッサのメモリ読み書きの要求の有無を
調べ、要求があればそれに応じてメモリの読み書きのサ
ービスを行う方法がある。

第６図は上記したようなコプロセッサ２から主プロセツ
サ１に対してメモリ８の読み書きサービスを要求する方
法を用いた本発明の第３の実施例を示すブロック図であ
る。第６図において、第１図から第５図と同一の回路部
分には同一番号を付しである。第６図において、２９は
コプロセッサ２の実行制御と入出力制御を行う制御部、
３０は主プロセッサエがメモリを読み書きする際に出力
するアドレス、　３１は主プロセツサ１がメモリの書き
込みを行う際に出力する曹き込みデータ、３２は主プロ
セツサ１がメモリの読み取りを行う際に内部に取υ込む
読み出しデータ、３３は主プロセツサ１の実行制御と入
出力制御を行う制御部、３４は主プロセツサ１が実行す
る命令語を保持する命令レジスタ、３５はコプロセッサ
２が主プロセツサ１に対してメモリの読み畜きサービス
を要求していることを伝達するサービス要求信号である
。

第６図実施例はデータトランシーバ３とデコーダ１０を
主プロセツサ１の内部に、データトランシーバ高抵抗化
回路１２？：コプロセッサ２の内部にそれぞれ組み込ん
だ例を示している。

第６図実施例において、主プロセツサ１がメモリの読み
書きを行う場合は、データトランシーバ３を通じて、主
プロセツサ１とデータバス７の間で書き込みデータ３１
．読み出しデータ３２が転送される。コプロセッサ２が
メモリの読み書きを行う場合は、コプロセッサ２の制御
部２９がサービス要求信号３５を発生し、主プロセツサ
１にメモリの読み書きサービスを要求する。主プロセツ
サ１の制御部３３はサービス要求信号３５を割り込み要
求として受けとり、コプロセッサ２のメモリ読み書きサ
ービスを行うサービスプログラムに実行制御を移す。

サービスプログラム中でコプロセッサのメモリ読み書き
制御命令を実行すると命令レジスタ３４に命令語がロー
ドされ、制御部３３がこの命令を実行する状態疋なると
デコーダ１０がコプロセッサメモリアクセス許可信号１
１を発生する。データトランシーバ高抵抗化回路１２は
コプロセッサメモリアクセス許可信号１１を受けとると
制＠部２９に対して入出力動作が可能となったことを報
知し、コプロセッサメモリアクセス制？Ｊ、ＩＩ信号４
により主プロセツサ１のデータトランシーバ３を高抵抗
状態としてデータバス７かも主プロセツサ１を電気的に
切り離し。

コプロセッサ２のデータトランシーバ２３を通じてコプ
ロセッサ２がデータバス７との間でデータ転送を行える
ようにする。主プロセツサ１が命令レジスタ３４にロー
ドしたコプロセッサのメモリ読み書き制御命令を実行す
ることにより、メモリの読み書き動作を開始すると、主
プロセツサ１により制御バス５．アドレスバス６がホ動
されてメモリの読み書きが行われ、データバス７はコプ
ロセッサ２により使用されてメモリから読み出されたデ
ータがコプロセッサ２の読み出しデータ２２として読み
取られ、あるいはコプロセッサ２の！き込みデータ２１
がメモリに書き込まれる。

以上に説明したように、第６図実施例によれば。

コプロセッサはメモリのデータの読み書きが必要になっ
た時点で主プロセツサに対してサービスを要求し、主プ
ロセツサはサービスが要求された時点でコプロセッサの
メモリ読み書き制御命令を実行すればよ（、サービスが
要求されていない間はコプロセッサの処理・サービスと
は独立した処理を行うことができる。

第７図〜第１０図は本発明の＠４の実施例を説明するた
め図である０本実施例においては、コプロセッサとして
、イメージプロセッサなどのデータ処理テバイス２００
？：、テータトランシーバ３，２３として３ステートバ
ツフアを用いると共に、制御バス、アドレスバス、デー
タバスからなル共通ハス６０に入出力装置７０が接続さ
れており、主プロセツサとしてのプロセッサ１００には
マイクロプログラム格納メモリ４０が外付げされている
。

本実施例において、プロセッサ１００は共通バス６０に
対して、アドレス線６６、制御線６５を介してアドレス
とバス制御信号を出力し、メモリ８あるいは入出力装置
７０とデータを転送できる他に、マイクロプログラムを
専用の格納メモリ４０に格納し。

処理シーケンスをアドレス線６６を介してアドレスを出
力して、内部のデコーダにデータ線６７を介して取り込
み動作する。データ処理デバイス２００は。

アドレスおよびバス制御信号生成機構を有せず。

制御線６５から入力される信号の組合せで、データ線６
７かもデータを取り込み、処理終了後、外部に対してス
テータス線６８を用いて処理終了を提示する。

データ処理デバイス２００を制御する外部のプロセッサ
は、後で詳述するようにステータス線６８で示された結
果により、制御線６５から制御信号を入力し、データ線
６７から処理されたデータを受けとる。３ステートバッ
ファ３．２３は、後で詳述するように第９図（α）に示
す真理値表に従って動作する。

インタフェース回路５０は格納メモリ４０より出力され
るデータと共通バス６０から制御線６５を介して入力す
る制御信号からデータ処理デバイス２００　、３ステー
トバッファ３，２３の制御信号を生成する。

又、インタフェース回路５０はデータ処理デバイス２０
０がステータス信号６８を通して出力して（るデータ処
理終了のフラグ、データ転送要求のフラグをラッチして
おき、プロセッサ１００がアクセスすると、上記フラグ
を共通バス６０に出力する機能、プロセッサ１００がデ
ータ処理デバイス２００　Ｋ対して出力する命令をラッ
チしておき必要な場合に制御線６５を使用して出力する
機能を有する。インタフェース回路５０は第５図に示し
た実施例同様、デコーダ１０．データトランシーバ高抵
抗化回路１２などから構成されている。データトランシ
ーバ高抵抗化回路１２の具体的構成は後に第８図を用い
て詳述する。共通バス６０に接続されたメモリ８は、共
通バス６０からアドレス線６６、制御線６５を介して送
られるアドレスと制御信号に゛よりデータ線６７を介し
てデータを共通バス６０に出力あるいは入力する。入出
力装置７０は共通バス６０かもアドレス線６６、制御線
６５を介して送られるアドレスと制御信号により。

共通バス６０上のデータをデータ線６７を介して外部記
憶装置（図示せず）へ入出力したり１表示装置（図示せ
ず）Ｋデータを出力する機能を有する。

第８図はインタフェース回路５０の内部構造と。

プロセッサ１００．データ処理デバイス２００　、３ス
テートバッファ３．２３間との信号の接続を示した図で
ある。インタフェース回路５０はデコーダ１０とデータ
トランシーバ高抵抗化回路１２などからなり。

データトランシーバ高抵抗化回路１２中、５２はＤフリ
ップフロップであり、第９図＜Ｃ）に示した真理値表に
従って動作する。

デコーダ１０はマイクロプログラムの内容と制御線の状
態によりデータ処理デバイス２００の動作を制御する信
号を出力するか、共通バス６０から与えられたデータを
デコードして、先に述べたように。

データ処理デバイス２００に制御線６５を介して制御信
号を出力する。５５はラッチ回路であり、データ処理デ
バイス２００がステータス線６８に出力したステータス
をラッチし、プロセッサ１００のアクセスに応じてセレ
クタ５６．入出力バッファ５４を通して。

ラッチ結果をデータ線６７に出力する。セレクタ５６は
アドレス線６６を介したプロセッサ１００かラノ出力ア
ドレスに応じて入出力バッファ５４をデコーダ１０に接
続するかラッチ回路５５に接続するかを選択する。

第１０図は第８図の回路のタイムチャートの概略である
。以下、第８図〜第１０図を用いて本実施例の動作を説
明する。プロセッサ１００はプログラムに従ってデータ
転送および演算を実行するが第９図（ｂ）に示すプログ
ラムのｔビット目に　１　が立っていた場合には、アド
レス線６６、データ線６７を介してアドレスとバス制御
信号のみを共通バス６ｏに出力し、データ線をハイイン
ピーダンスにしなげればならないが、プロセッサ１００
のハードウェア構成がそのように作られていない時には
、格納メモリ４０をプロセッサ１００がアクセスして得
られるデータ（制御命令）の一部をデータ＃！６７を介
してインタフェース回路５０に入力する。

今、プロセッサ１００のマイクロプログラムが。

第９図（Ａ）に示したルビットであり、第１番目のビッ
トでデータ処理デバイス２００がデータを入出力し処理
することを制御する場合、第を番目のデータをデータ線
６７中のＲＷＥＮ−Ｐという信号線にしてインタフェー
ス回路５０に入力する。インタフェース回路５０ではＲ
ＷＥＮ−Ｐ＝　Ｈであればインバータ５１の出力がＬ　
となりＤフリップフロップ５２のＱ出力ｒ７はＨとなる
。ＯＢＰは３ステートバツフア３のＯＥ端子に接続され
ているので３ステートバツフア３は第９図（α）の真理
値表に従い、ハイインピーダンスとな９プロセツサ１ｏ
Ｏのデータ線６７と共通バス６０は電気的に切シ離され
る。同時に丁τ丁＝Ｈの時、ＯＥＰはもう一つのインバ
ータ５１の入力であるので、出力ＯＥＤはＬ　となり、
３ステートバツフアのＯＥをＬ　としハイインピーダン
ス状態が解除され、データ処理デバイス２００と共通バ
スが電気的に接続される。

プロセッサ１００が出力するアドレスとバス制御信号で
あるパス使用信号ＢＳＵ−Ｎ、ＩＪ−ドライド制御信号
ＲＤ　／Ｗ　Ｔによりメモリ８．入出力装置７０がアク
セスされる。リード時は、第１０図に示したタイムチャ
ートによりメモリ８又は入出力装置７０はデータを共通
バス６０に出力するので、インタフェース回路５０はバ
ス信号信号ＢＳＵ−Ｎ＝Ｌの間にリードライト制御信号
ＲＤ／ＷＴとＯＥＰの組会せで、デコーダ１０より制御
信号をデータ処理デバイス２００に出力し、共通バス６
０上のデータをリードさせる。ライト時には、共通バス
６ｏ上へデータを出力する制御信号をデータ処理デバイ
ス】２００に与えてメモリ８あるいは入出力装置７０に
対してデータを出力させる。データ転送が終了すると″
プロセッサ１００はバス使用信号Ｂ　Ｓ　Ｕ−ＮをＬか
らＨにするので、この信号をインタフェース回路５０中
のＤフリップフロップ５２のＴ端子に接続と３ステート
バツフア３はハイインピーダンス状態を解除され、３ス
テートバンフア２３はハイインピーダンス状態となる。

以上のようにプロセッサ１００が格納メモリ４（１アク
セスする毎に信号線ＲＷＥＮ−Ｐが定まるのでプロセッ
サ１００がデータを入出力するのか、データ処理デバイ
ス２００がデータを入出力するのかをプロセッサ１００
の内部ハードウェアを変更せずに実現できる。又、プロ
セッサ１００にデータを一度取り込むことな（メモリ８
又は入出力装置７０とデータ処理デバイス２００がデー
タ転送することができる。

〔発明の効果〕

以上に説明したように１本発明によれば、主プロセツサ
のメモリアクセス制御機能を利用してコプロセッサのメ
モリの読み書きを行わせることができるので、コプロセ
ッサ側にメモリアクセス制御機能を設ける必要がな（、
コプロセッサ開発作業の簡略化、経費の節減を行うこと
ができる。また、コプロセッサとメモリとの間のデータ
転送は主プロセツサがメモリの読み書きを制御している
期間に行われるので、主プロセツサがコプロセッサとメ
モリの間のデータ転送を仲介する必要がな（、効率のよ
い転送を実現することができる。さらに１本発明を実施
するにあたって必要となる論理回路は主プロセツサの実
行状態を監視するデコーダとデータトランシーバ、デー
タトランシーバの制御回路から成る極めて簡単なもので
あり、容易に実現することができる。

すなわち１本発明によれば、外部からデータ線をハイイ
ンピーダンス状態とする専用入力端子を持たない主プロ
セツサと、アドレスおよびバス制御信号を生成する機構
を有しないデータ処理デバイス等のコプロセッサを共通
バス上にのせて、主プロセツサのデータ転送サイクルで
コプロセッサのデータ転送を実現できるので、データ転
送によるシステムのオーバヘッドを最小限にすることが
できる。又、プロセッサのハードウェアを変更しないで
データ線をハイインピーダンス状態にできるため、シス
テムを構成する場合に既存のプロセッサな使用でき、シ
ステム開発期間の短縮、低コストを実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体ブロック図。 第２図および第３図は第１図の実施例によるメモリバス
制御のタイミングチャート、第４図はコプロセッサに内
蔵するデータ入出力制御回路の一実施例の構成を示すブ
ロックＮ、第５図は本発明の第２の実施例を示す全体ブ
ロック図、第６図は本発明の第３の実施例を示す全体ブ
ロック図、第７図は本発明の第４の実施例を示す全体ブ
ロック図。 第８図は第４の実施例の要部詳細を示す全体回路図、第
９図は第４の実施例の動作を説明するための説明図、第
１０図は第４の実施例の動作タイミングチャートでおる
。 １　、１００・・・主プロセツサ。 ２　、２００・・・コプロセッサ。 ３．２３・・・データトランシーバ。 ４・・・コプロセッサメモリアクセス制御信号。 ５・・・制御バス、　　　　６・・・アドレスバス。 ７・・・データバス、　　　８・・・メモリ。 １０・・・デコーダ。 １２・・・データトランシーバ高抵抗化回路。 ３４・・・命令レジスタ、３５・・・サービス要求信号
。 ６５・・・制御線、６６・・・アドレス線。 ６７・・・データ線。 １１．、八 −２，゛

Claims (1)

1. 【特許請求の範囲】 １、メモリと、メモリバスを介して該メモリの読み書き
   を制御するためのメモリ制御回路を内蔵する主プロセッ
   サと、該メモリバスとデータ入出力端子で接続するコプ
   ロセッサとを有するシステムにおいて、前記主プロセッ
   サは前記コプロセッサが前記メモリの読み書きを行う際
   に前記主プロセッサのデータ入出力端子を高抵抗状態に
   したままで前記メモリバスの読み書き制御を行い、 前記コプロセッサは前記主プロセッサが前記主プロセッ
   サのデータ入出力端子を高抵抗状態にしたまま前記メモ
   リバスの読み書き制御を行つている期間に前記コプロセ
   ッサのデータ入出力端子を介して前記メモリバスとの間
   でデータの転送を行うことを特徴とするコプロセッサの
   データ転送制御方法。 ２、外部メモリバスを介してメモリの読み書きを行うマ
   イクロプロセッサにおいて、読み書きの際に、通常のメ
   モリ読み書き制御を行う機能手段と、前記外部メモリバ
   スとデータの送・受信を行うデータ入出力端子を高抵抗
   状態としたままで他は通常のメモリ読み書きと同一の制
   御を行う機能手段とを内蔵することを特徴とするマイク
   ロプロセッサ。 ３、主プロセッサがメモリバスを介してメモリの読み書
   きを行うシステムにデータ入出力端子を介して接続され
   るコプロセッサであつて、主プロセッサが自己のデータ
   入出力端子を高抵抗状態としたままで前記メモリの読み
   書きを制御している期間に、前記コプロセッサのデータ
   入出力端子の入出力制御を行うことによつてメモリの読
   み書きを行うことを特徴とするコプロセッサ。 ４、コプロセッサがメモリバス制御回路を備える主プロ
   セッサと共通のメモリバスを介してメモリの読み書きを
   行うコプロセツサシステムにおいて、前記主プロセッサ
   が前記コプロセッサのメモリ読み書きを制御するための
   コプロセッサ入出力制御命令を実行しつつあることを検
   出して前記コプロセッサに報知するコプロセッサメモリ
   アクセス許可信号を発生するコプロセッサメモリアクセ
   ス許可回路と、 前記コプロセッサメモリアクセス許可信号の受信により
   前記主プロセッサのデータ入出力端子と前記メモリバス
   の接続を高抵抗状態に制御することにより切り離すため
   の主プロセッサデータ高抵抗化信号を発生する主プロセ
   ッサデータ高抵抗化回路とを備え、 前記コプロセッサは前記コプロセッサメモリアクセス許
   可信号によって前記メモリの読み書き動作を開始し、前
   記主プロセッサデータ高抵抗化信号の制御により前記主
   プロセッサのデータ入出力端子が前記メモリバスから切
   り離されている期間に前記コプロセッサと前記メモリバ
   スとの間のデータ入出力制御を行うことによつて前記主
   プロセッサのメモリバス制御回路の制御に従つて前記メ
   モリから前記メモリバス上に読み出されたデータを前記
   コプロセッサに取り込み、あるいは前記コプロセッサが
   出力したデータを前記主プロセッサのメモリバス制御回
   路の制御に従つて前記メモリバスに接続したメモリ装置
   に書き込むことを特徴とするコプロセッサシステムのメ
   モリデータ転送制御回路。 ５、前記主プロセッサは命令語の処理・実行中にプログ
   ラムメモリから次に実行すべき命令語を並行して読み出
   しておく命令先取方式に基づく実行制御を行い、前記コ
   プロセッサメモリアクセス許可回路は前記主プロセッサ
   が前記コプロセッサ入出力制御命令をプログラムメモリ
   から読み出した場合には前記主プロセッサが先行して実
   行している命令語の実行処理終了まで前記コプロセッサ
   メモリアクセス許可信号の発生を遅らせることを特徴と
   する特許請求の範囲第４項のコプロセッサシステムのメ
   モリデータ転送制御回路。 ６、前記主プロセッサが実行するメモリ入出力制御命令
   は前記コプロセッサの入出力を制御するコプロセッサ入
   出力制御情報を含み、前記コプロセッサ入出力制御情報
   によつて前記コプロセッサメモリアクセス許可回路を制
   御することを特徴とする特許請求の範囲第４項のコプロ
   セッサシステムのメモリデータ転送制御回路。 ７、前記コプロセッサはそのデータ処理中に前記メモリ
   の読み書きが必要と判明した時点で前記主プロセッサに
   対してメモリアクセス要求信号を送出し、 前記主プロセッサがメモリアクセス要求・識別すること
   によつて前記コプロセッサに対するメモリの読み書き処
   理を行うプログラムを起動することによって処理するこ
   とを特徴とする特許請求の範囲第４項のコプロセッサシ
   ステムのメモリデータ転送制御回路。 ８、共通バスを介してプロセッサ、コプロセッサがメモ
   リにデータを読み書きするコプロセッサシステムにおい
   て、前記プロセッサと前記共通バス、及び前記コプロセ
   ッサと前記共通バスの間に設けられたデータトランシー
   バ、前記プロセッサが出力する前記共通バスの制御信号
   、及びそのマイクロプログラムのデコード結果をラッチ
   、その内容に応じて前記データトランシーバを制御する
   インタフェース回路とを備え、前記コプロセッサが前記
   メモリにデータを読み書きする際に、該インタフェース
   回路からの制御信号により前記プロセッサと前記共通バ
   ス間の前記データトランシーバを制御して、前記プロセ
   ッサのデータ線をハイインピーダンス状態にすることを
   特徴とするコプロセッサシステム。