JPH0786929A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0786929A JPH0786929A JP5175989A JP17598993A JPH0786929A JP H0786929 A JPH0786929 A JP H0786929A JP 5175989 A JP5175989 A JP 5175989A JP 17598993 A JP17598993 A JP 17598993A JP H0786929 A JPH0786929 A JP H0786929A
- Authority
- JP
- Japan
- Prior art keywords
- pll circuit
- frequency
- vcos
- vco
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 広い周波数範囲で安定に同期をとることが可
能で且つ簡単，安価に構成できるＰＬＬ回路を提供す
る。 【構成】 サンプリング周波数が異なる複数種類のデジ
タル信号のうちいずれか１種類のデジタル入力信号を受
信してデジタル処理を行う装置のＰＬＬ回路において、
変換利得が小さく中心周波数が異なる複数のＶＣＯと、
周波数がロックされないことを確認して前記ＶＣＯを順
次切替制御する制御手段とを有する。
能で且つ簡単，安価に構成できるＰＬＬ回路を提供す
る。 【構成】 サンプリング周波数が異なる複数種類のデジ
タル信号のうちいずれか１種類のデジタル入力信号を受
信してデジタル処理を行う装置のＰＬＬ回路において、
変換利得が小さく中心周波数が異なる複数のＶＣＯと、
周波数がロックされないことを確認して前記ＶＣＯを順
次切替制御する制御手段とを有する。
Description
【０００１】
【産業上の利用分野】この発明は、サンプリング周波数
が異なる複数のデジタル入力信号を受信してデジタル信
号処理を行う装置のＰＬＬ回路に関する。
が異なる複数のデジタル入力信号を受信してデジタル信
号処理を行う装置のＰＬＬ回路に関する。
【０００２】
【従来の技術】デジタルミキサーでは、Ａ／Ｄコンバー
タや、ＣＤ，ＤＡＴ等の種々のデジタル信号を受信して
デジタル領域でミキシング処理が行われる。デジタル入
力信号のサンプリング周波数は様々であるため、入力受
信回路部にはキャプチャーレンジの広い一つの電圧制御
発振器（ＶＣＯ）を持つＰＬＬ回路が用いられ、これに
よりキャプチャーレンジ内の周波数のデジタル信号であ
れば自動的に周波数ロックできるようにしている。しか
し、一つのＶＣＯを用いてＰＬＬ回路を構成し、同期を
かけたい周波数の最小から最大まで全てに同期がかけら
れるようにするためには、変換利得の大きなＶＣＯを用
いることが必要になる。その場合サイドバンドノイズが
大きくなり、その結果同期が不安定になるといった問題
がある。
タや、ＣＤ，ＤＡＴ等の種々のデジタル信号を受信して
デジタル領域でミキシング処理が行われる。デジタル入
力信号のサンプリング周波数は様々であるため、入力受
信回路部にはキャプチャーレンジの広い一つの電圧制御
発振器（ＶＣＯ）を持つＰＬＬ回路が用いられ、これに
よりキャプチャーレンジ内の周波数のデジタル信号であ
れば自動的に周波数ロックできるようにしている。しか
し、一つのＶＣＯを用いてＰＬＬ回路を構成し、同期を
かけたい周波数の最小から最大まで全てに同期がかけら
れるようにするためには、変換利得の大きなＶＣＯを用
いることが必要になる。その場合サイドバンドノイズが
大きくなり、その結果同期が不安定になるといった問題
がある。
【０００３】これを解決するものとして、図２に示すＰ
ＬＬ回路が考えられている。図示のようにこのＰＬＬ回
路は、位相比較器１、ループフィルタ２、複数のＶＣＯ
３1〜３3 を持つ発振器３、分周器４を有し、デジタル
入力信号をカウントするカウンタ６が設けられている。
ＣＰＵ５は、このカウンタ６の出力によりデジタル入力
信号の周波数を検知し、その周波数に応じて複数のＶＣ
Ｏ３1 〜３3 の中の最適ＶＣＯを選択するという制御を
行う。
ＬＬ回路が考えられている。図示のようにこのＰＬＬ回
路は、位相比較器１、ループフィルタ２、複数のＶＣＯ
３1〜３3 を持つ発振器３、分周器４を有し、デジタル
入力信号をカウントするカウンタ６が設けられている。
ＣＰＵ５は、このカウンタ６の出力によりデジタル入力
信号の周波数を検知し、その周波数に応じて複数のＶＣ
Ｏ３1 〜３3 の中の最適ＶＣＯを選択するという制御を
行う。
【０００４】
【発明が解決しようとする課題】図２のＰＬＬ回路は機
能上は充分であるが、更に部品数を減らしたいという要
望がある。この発明は、広い周波数範囲で安定に同期を
とることが可能で且つ簡単，安価に構成できるＰＬＬ回
路を提供することを目的としている。
能上は充分であるが、更に部品数を減らしたいという要
望がある。この発明は、広い周波数範囲で安定に同期を
とることが可能で且つ簡単，安価に構成できるＰＬＬ回
路を提供することを目的としている。
【０００５】
【課題を解決するための手段】この発明は、サンプリン
グ周波数が異なる複数種類のデジタル信号のうちいずれ
か１種類のデジタル入力信号を受信してデジタル処理を
行う装置のＰＬＬ回路において、変換利得が小さく中心
周波数が異なる複数の電圧制御発振器と、周波数がロッ
クされないことを確認して前記電圧制御発振器を順次切
替制御する制御手段とを有することを特徴とする。
グ周波数が異なる複数種類のデジタル信号のうちいずれ
か１種類のデジタル入力信号を受信してデジタル処理を
行う装置のＰＬＬ回路において、変換利得が小さく中心
周波数が異なる複数の電圧制御発振器と、周波数がロッ
クされないことを確認して前記電圧制御発振器を順次切
替制御する制御手段とを有することを特徴とする。
【０００６】
【作用】デジタルミキサーが種々の周波数のデジタル信
号を扱うとはいっても、それらは通常それぞれ規格化さ
れており、その数もそれほど多いわけではない。従って
この発明では、異なる中心周波数をもつ複数のＶＣＯを
用意する。そして周波数がロックされないことを確認す
ると、ＶＣＯを順次切り換えるように制御している。従
ってこの発明によれば広い周波数範囲で安定に同期をと
ることが可能であるだけでなく、周波数検知を行うカウ
ンタ等が要らないので構成が簡単になり、装置が安価に
なる。
号を扱うとはいっても、それらは通常それぞれ規格化さ
れており、その数もそれほど多いわけではない。従って
この発明では、異なる中心周波数をもつ複数のＶＣＯを
用意する。そして周波数がロックされないことを確認す
ると、ＶＣＯを順次切り換えるように制御している。従
ってこの発明によれば広い周波数範囲で安定に同期をと
ることが可能であるだけでなく、周波数検知を行うカウ
ンタ等が要らないので構成が簡単になり、装置が安価に
なる。
【０００７】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例のデジタル入力
信号受信部におけるＰＬＬ回路である。図示のようにこ
のＰＬＬ回路は、位相比較器１、ループフィルタ２、発
振器３及び分周器４を有する。その基本構成は通常のＰ
ＬＬと同様である。この実施例では発振器３が切替可能
な３個のＶＣＯ３1 ，３2 ，３3 を持つ。これら３個の
ＶＣＯ３1 ，３2 ，３3 を切替可能に設けることによ
り、３種類のサンプリング周波数に対応できることにな
る。
説明する。図１は、この発明の一実施例のデジタル入力
信号受信部におけるＰＬＬ回路である。図示のようにこ
のＰＬＬ回路は、位相比較器１、ループフィルタ２、発
振器３及び分周器４を有する。その基本構成は通常のＰ
ＬＬと同様である。この実施例では発振器３が切替可能
な３個のＶＣＯ３1 ，３2 ，３3 を持つ。これら３個の
ＶＣＯ３1 ，３2 ，３3 を切替可能に設けることによ
り、３種類のサンプリング周波数に対応できることにな
る。
【０００８】３個のＶＣＯ３1 ，３2 ，３3 を切替制御
するのがＣＰＵ５である。ＣＰＵ５は、位相比較器１か
ら得られるロックされたか否かを判別する同期判断のフ
ラグを取り込んで、ＶＣＯ３1 ，３2 ，３3 の切替制御
を行う。即ちＣＰＵ５は、一つのＶＣＯを選び、適当な
時間を待ってロックしない場合には次のＶＣＯに切り換
えるという制御を、位相比較器１からの同期判断フラグ
を検出するまで繰り返す。これによりキャプチャーレン
ジ内のデジタル入力がある場合にいずれかのＶＣＯでロ
ックできることになる。但しこの実施例は、予め設定さ
れたキャプチャーレンジ内の入力があった場合に初めて
正常動作する。
するのがＣＰＵ５である。ＣＰＵ５は、位相比較器１か
ら得られるロックされたか否かを判別する同期判断のフ
ラグを取り込んで、ＶＣＯ３1 ，３2 ，３3 の切替制御
を行う。即ちＣＰＵ５は、一つのＶＣＯを選び、適当な
時間を待ってロックしない場合には次のＶＣＯに切り換
えるという制御を、位相比較器１からの同期判断フラグ
を検出するまで繰り返す。これによりキャプチャーレン
ジ内のデジタル入力がある場合にいずれかのＶＣＯでロ
ックできることになる。但しこの実施例は、予め設定さ
れたキャプチャーレンジ内の入力があった場合に初めて
正常動作する。
【０００９】デジタル入力信号の周波数が予め設定され
たキャプチャーレンジ外であるか又は入力がない場合に
は、ＣＰＵ５はフラグが入力されていないことを判断し
て、キャプチャーレンジ外であるか又は入力がない旨の
警告信号を出すことができ、またこれを表示器７に表示
することができる。
たキャプチャーレンジ外であるか又は入力がない場合に
は、ＣＰＵ５はフラグが入力されていないことを判断し
て、キャプチャーレンジ外であるか又は入力がない旨の
警告信号を出すことができ、またこれを表示器７に表示
することができる。
【００１０】
【発明の効果】以上述べたようにこの発明によれば、安
定した発振が得られる複数のＶＣＯを用意してこれらを
切替制御することにより、広い周波数範囲にわたって安
定した同期を取ることができ、しかも安価に構成できる
ＰＬＬ回路が得られる。
定した発振が得られる複数のＶＣＯを用意してこれらを
切替制御することにより、広い周波数範囲にわたって安
定した同期を取ることができ、しかも安価に構成できる
ＰＬＬ回路が得られる。
【図面の簡単な説明】
【図１】 この発明の一実施例に係るデジタル入力信号
受信部のＰＬＬ回路を示す。
受信部のＰＬＬ回路を示す。
【図２】 従来のデジタル入力信号受信部のＰＬＬ回路
を示す。
を示す。
１…位相比較器、２…ループフィルタ、３…発振器、３
1〜３3 …ＶＣＯ、４…分周器、５…ＣＰＵ、７…表示
器。
1〜３3 …ＶＣＯ、４…分周器、５…ＣＰＵ、７…表示
器。
Claims (1)
- 【請求項１】 サンプリング周波数が異なる複数種類の
デジタル信号のうちいずれか１種類のデジタル入力信号
を受信してデジタル処理を行う装置のＰＬＬ回路におい
て、 変換利得が小さく中心周波数が異なる複数の電圧制御発
振器と、 周波数がロックされないことを確認して前記電圧制御発
振器を順次切替制御する制御手段とを有することを特徴
とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175989A JPH0786929A (ja) | 1993-06-23 | 1993-06-23 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5175989A JPH0786929A (ja) | 1993-06-23 | 1993-06-23 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786929A true JPH0786929A (ja) | 1995-03-31 |
Family
ID=16005761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5175989A Pending JPH0786929A (ja) | 1993-06-23 | 1993-06-23 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786929A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5900784A (en) * | 1996-08-14 | 1999-05-04 | Nec Corporation | Very low-gain voltage controlled oscillator |
-
1993
- 1993-06-23 JP JP5175989A patent/JPH0786929A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5900784A (en) * | 1996-08-14 | 1999-05-04 | Nec Corporation | Very low-gain voltage controlled oscillator |
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