JPH0787246B2 - Semiconductor device - Google Patents
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- JPH0787246B2 JPH0787246B2 JP62205135A JP20513587A JPH0787246B2 JP H0787246 B2 JPH0787246 B2 JP H0787246B2 JP 62205135 A JP62205135 A JP 62205135A JP 20513587 A JP20513587 A JP 20513587A JP H0787246 B2 JPH0787246 B2 JP H0787246B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
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- H10D62/824—Heterojunctions comprising only Group III-V materials heterojunctions, e.g. GaN/AlGaN heterojunctions
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Description
【発明の詳細な説明】 〔概要〕 選択ドープ・ヘテロ構造を有する半導体装置の改良に関
し、 キャリヤ供給層にInGaPを用い、しかも、GaAsからなる
キャップ層と良好に結合できるようにすることを目的と
し、 順に積層されたｉ型GaAsチャネル層及びｎ型In0.48Ga
0.52Ｐキャリヤ供給層及びｎ型AlxGa1-xAsグレーデッド
層及びｎ型GaAsキャップ層からなる選択ドープ・ヘテロ
構造を備え、前記ｎ型AlxGa1-xAsグレーデッド層に於け
る組成比ｘは前記ｎ型In0.48Ga0.52Ｐキャリヤ供給層か
ら前記ｎ型GaAsキャップ層に向かって0.30から０へと連
続的に変化するよう構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] The present invention relates to an improvement in a semiconductor device having a selectively-doped hetero structure, and an object thereof is to use InGaP for a carrier supply layer and to enable good coupling with a cap layer made of GaAs. , An i-type GaAs channel layer and an n-type In 0.48 Ga layered in this order
0.52 with the P carrier supply layer and the n-type Al x Ga 1-x As consists graded layer and the n-type GaAs cap layer selectively doped heterostructure, in the n-type Al x Ga 1-x As graded layer The composition ratio x is configured to continuously change from 0.30 to 0 from the n-type In 0.48 Ga 0.52 P carrier supply layer toward the n-type GaAs cap layer.
本発明は、選択ドープ・ヘテロ構造を有する半導体装置
を改良に関する。The present invention relates to improvements in semiconductor devices having a selectively doped heterostructure.
現在、選択ドープ・ヘテロ構造の材料として、AlGaAs系
を用いた場合、低温では、DXセンタの悪影響を回避する
為に光照射を行うようにしているが、InGaP系ではその
必要はないので好都合であるが、低雑音を目的とする選
択ドープ・ヘテロ構造の場合には、InGaP系は不向きで
あり、従って、AlGaAs/GaAs系を用いることが多く、そ
して、ソース電極及びドレイン電極を形成した際のオー
ミック・コンタクトを良好なものとする為、電子供給層
の上にキャップ層を形成することが行われている。Currently, when AlGaAs is used as the material for the selectively doped heterostructure, light irradiation is performed at low temperatures to avoid the adverse effect of the DX center, but it is not necessary for InGaP, which is convenient. However, the InGaP system is not suitable for the selective doping heterostructure for the purpose of low noise, therefore, the AlGaAs / GaAs system is often used, and the source electrode and the drain electrode are not formed. To improve the ohmic contact, a cap layer is formed on the electron supply layer.
第３図は前記のような選択ドープ・ヘテロ構造を説明す
る為のエネルギ・バンド・ダイヤグラムを表している。
尚、図はソース電極或いはドレイン電極の位置で深さ方
向を見たものである。FIG. 3 shows an energy band diagram for explaining the selective doping heterostructure as described above.
The drawing shows the depth direction at the position of the source electrode or the drain electrode.
図に於いて、Ecは伝導帯の底、Evは価電子帯の頂、EFは
フェルミ・レベル、１はソース或いはドレイン電極、２
はｎ型GaAsキャップ層、３はAlxGa1-xAsグレーデッド
層、４はｎ型AlyGa1-yAs電子供給層、５はｉ型GaAsチャ
ネル層、６は二次元電子ガス層をそれぞれ示している。In the figure, E c is the bottom of the conduction band, E v is the top of the valence band, E F is the Fermi level, 1 is the source or drain electrode, 2
Is an n-type GaAs cap layer, 3 is an Al x Ga 1-x As graded layer, 4 is an n-type Al y Ga 1-y As electron supply layer, 5 is an i-type GaAs channel layer, and 6 is a two-dimensional electron gas layer Are shown respectively.
図から判るように、ｎ型GaAsキャップ層２とｎ型AlyGa
1-yAs電子供給層との間にはAlxGa1-xAsグレーデッド層
３が介在して両者を結合している。尚、この場合、ｘ値
とｙ値との間には０＜ｘ＜ｙとなる関係があるように選
択される。As can be seen from the figure, the n-type GaAs cap layer 2 and the n-type Al y Ga
An Al x Ga 1-x As graded layer 3 is interposed between the 1-y As electron supply layer and the two are bonded. In this case, the x value and the y value are selected so that there is a relationship of 0 <x <y.
このような構成に依り、ソース或いはドレイン電極１は
キャップ層２と間で良好なオーミック・コンタクトを採
ることができ、しかも、キャップ層２と電子供給層４と
の間のエネルギ・バンド・ギャップはグレーデッド層３
の存在でなだらかに結合される。With such a configuration, the source or drain electrode 1 can make a good ohmic contact with the cap layer 2, and the energy band gap between the cap layer 2 and the electron supply layer 4 can be reduced. Graded layer 3
Being combined gently in the presence of.
第４図は化合物半導体層に於ける浅いドナーとDXセンタ
との関係を説明する為のエネルギ・バンド・ダイヤグラ
ムであり、第３図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。FIG. 4 is an energy band diagram for explaining the relationship between the shallow donor and the DX center in the compound semiconductor layer. The same symbols as those used in FIG. They have the same meaning.
図に於いて、７は浅いドナー、８はDXセンタを示してい
る。In the figure, 7 is a shallow donor and 8 is a DX center.
図から判るように、浅いドナー７は伝導帯の底から２〜
３〔meV〕程度のところに在り、DXセンタは約100〔me
V〕程度の深いところに在り、このDXセンタは低温で電
子をトラップすると、それを放出することができない。As can be seen from the figure, the shallow donor 7 is 2 to the bottom of the conduction band.
It is about 3 [meV], and the DX center is about 100 [meV].
This DX center cannot trap electrons when it traps electrons at low temperature.
ところで、第３図に見られる選択ドープ・ヘテロ構造に
於けるｎ型AlyGa1-yAs電子供給層４には浅いドナーがな
く、DXセンタが存在する為、 （１）二次元電子ガス層の濃度Nsが高くならず、例えば
２×1018〔cm-3〕程度の不純物をドーピングして、約９
×1011〔cm-2〕程度しか得られない。By the way, since there is no shallow donor in the n-type Al y Ga 1-y As electron supply layer 4 in the selectively doped heterostructure shown in FIG. 3 and the DX center exists, (1) two-dimensional electron gas The concentration N s of the layer does not become high. For example, by doping with impurities of about 2 × 10 18 [cm −3 ],
Only about × 10 11 [cm −2 ] can be obtained.
（２）常温から低温に冷却した場合に闘値電圧Vthが大
きく変化する。(2) The threshold voltage Vth changes significantly when cooled from room temperature to low temperature.
（３）ドレイン電圧を印加しても電流が流れない。(3) No current flows even if a drain voltage is applied.
などの問題が起こる。Such problems occur.
このような欠点を解消する為、電子供給層としてIn0.48
Ga0.52Pを用いることが提案されている。このIn0.48Ga
0.52Pには、DXセンタは存在せず、全て浅いドナーであ
るから、前記のような問題は発生しない。In order to eliminate such defects, In 0.48
It is proposed to use Ga 0.52 P. This In 0.48 Ga
At 0.52 P, there is no DX center and all are shallow donors, so the above problem does not occur.
然しながら、In0.48Ga0.52PとGaAsとのエネルギ・バン
ド・ギャップをなだらかに結合するには、InxGa1-xAsyP
1-yをグレーデッド層として介在させ、その組成を変え
ながら成長させることが必要であり、これは大変困難な
ことであって、特に、Ｖ族の制御は難しい。However, in order to smoothly bond the energy band gap between In 0.48 Ga 0.52 P and GaAs, In x Ga 1-x AsyP
It is necessary to interpose 1-y as a graded layer and grow while changing its composition. This is very difficult, and it is particularly difficult to control the group V.
本発明は、キャリア供給層にInGaPを用いながら、GaAs
からなるキャップ層と良好に結合できるようにする。The present invention uses GaAs while using InGaP for the carrier supply layer.
To allow good bonding with the cap layer consisting of.
本発明では、InGaPとGaAsとを結合する為のグレーデッ
ド層としてAlGaAsを用いることが基本になっている。The present invention is based on the use of AlGaAs as a graded layer for coupling InGaP and GaAs.
このAlGaAsをグレーデッドにするには、III族元素を変
化させれば良く、その制御は容易である。To make this AlGaAs graded, it is sufficient to change the group III element, and its control is easy.
ところで、電子供給層にIn1-yGayＰを用いる場合、格子
整合の関係から、ｙ＝0.52とし、In0.48Ga0.52Ｐが用い
られる。従って、AlxGa1-xAsがグレーデッド層として機
能する為には、In0.48Ga0.52Ｐと接するAlxGa1-xAsに於
ける伝導帯の底がそのIn0.48Ga0.52Ｐに於ける伝導帯の
底と連続的に結ばれなけれなならず、この条件を満足さ
せるのがｘ＝0.30である。By the way, when In 1-y Ga y P is used for the electron supply layer, y 0.45 and In 0.48 Ga 0.52 P are used in view of lattice matching. Therefore, at the Al x for Ga 1-x As acts as graded layer, an In 0.48 Ga 0.52 P and contact Al x Ga 1-x bottom in the conduction band to As its In 0.48 Ga 0.52 P It must be continuously connected to the bottom of the conduction band, and x = 0.30 satisfies this condition.
そこで、本発明の選択ドープ・ヘテロ構造をもつ半導体
装置では、順に積層されたｉ型GaAsチャネル層（例えば
ｉ型GaAsチャネル層５）及びｎ型In0.48Ga0.52Ｐキャリ
ア供給層（例えばｎ型In0.48Ga0.52Ｐキャリア供給層
４′）及びｎ型AlxGa1-xAsグレーデッド層（例えばｎ型
AlxGa1-xAsグレーテッド層３）及びｎ型GaAsキャップ層
（例えばｎ型GaAsキャップ層２）からなる選択ドープ・
ヘテロ構造を備え、前記ｎ型AlxGa1-xAsグレーテッド層
に於ける組成比ｘは前記ｎ型In0.48Ga0.52Ｐキャリヤ供
給層から前記ｎ型GaAsキャップ層に向かって0.30から０
へと連続的に変化するよう構成する。Therefore, in the semiconductor device having the selectively-doped hetero structure of the present invention, an i-type GaAs channel layer (for example, i-type GaAs channel layer 5) and an n-type In 0.48 Ga 0.52 P carrier supply layer (for example, n-type In) that are sequentially stacked are provided. 0.48 Ga 0.52 P carrier supply layer 4 ') and n-type Al x Ga 1-x As graded layer (eg n-type)
Selective doping of Al x Ga 1-x As graded layer 3) and n-type GaAs cap layer (eg n-type GaAs cap layer 2)
The composition ratio x in the n-type Al x Ga 1-x As graded layer having a hetero structure is 0.30 to 0 from the n-type In 0.48 Ga 0.52 P carrier supply layer toward the n-type GaAs cap layer.
It is configured to change continuously to.
前記手段を採ることに依り、キャリヤ供給層にはDXセン
タに関連する問題は全く発生せず、しかも、キャリヤ供
給層とキャップ層とを結合するグレーデッド層を形成す
る場合の組成制御は極めて容易であり、このグレーデッ
ド層を形成したことに依ってソース抵抗Rsが低減され、
InGaP系を材料としてものでありながら、低雑音化する
ことが可能である。By adopting the above means, the problems related to the DX center do not occur at all in the carrier supply layer, and it is extremely easy to control the composition when forming the graded layer that connects the carrier supply layer and the cap layer. The source resistance Rs is reduced by forming this graded layer,
It is possible to reduce the noise while using InGaP as a material.
第１図は本発明一実施例を説明する為のエネルギ・バン
ド・ダイヤグラムを表し、第３図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。尚、図は第３図と同様に、ソース電極或いはドレイ
ン電極直下に於けるものである。FIG. 1 shows an energy band diagram for explaining one embodiment of the present invention, and the same symbols as those used in FIG. 3 indicate the same parts or have the same meanings. It should be noted that, like FIG. 3, the drawing is just below the source electrode or the drain electrode.
図に於いて、４′はIn0.48Ga0.52Ｐ電子供給層を示して
いる。In the figure, 4'indicates an In 0.48 Ga 0.52 P electron supply layer.
本実施例に於ける各部分の主要データを例示すると次の
通りである。The main data of each part in this embodiment are illustrated below.
（１）ｎ型GaAsキャップ層２について 厚さ:1000〔Å〕 不純物濃度:2×1018〔cm-3〕 （２）ｎ型AlxGa1-xAsグレーデッド層３について 厚さ:300〔Å〕 不純物濃度:2×1017〔cm-3〕 ｘ値:0＜ｘ＜0.3 （３）ｎ型In0.48Ga0.52P電子供給層４′について 厚さ:200〔Å〕 不純物濃度:2×1018〔cm-3〕 （４）ｉ型GaAsチャネル層５について 厚さ:5000〔Å〕 第２図は第１図について説明した実施例のゲート電極直
下に於けるエネルギ・バンド・ダイヤグラムを表し、第
１図に於いて用いた記号と同記号は同部分を示すか或い
は同じ意味を持つものとする。(1) About n-type GaAs cap layer 2 Thickness: 1000 [Å] Impurity concentration: 2 × 10 18 [cm -3 ] (2) About n-type Al x Ga 1-x As graded layer 3 Thickness: 300 [Å] Impurity concentration: 2 × 10 17 [cm -3 ] x value: 0 <x <0.3 (3) n-type In 0.48 Ga 0.52 P About electron supply layer 4 ′ Thickness: 200 [Å] Impurity concentration: 2 × 10 18 [cm -3 ] (4) About i-type GaAs channel layer 5 Thickness: 5000 [Å] FIG. 2 is an energy band diagram just below the gate electrode of the embodiment described with reference to FIG. The same symbols as those used in FIG. 1 indicate the same parts or have the same meanings.
図に於いて、７はゲート電極、＋印はドナーをそれぞれ
示している。In the figure, 7 indicates a gate electrode, and + indicates a donor.
本発明においては、グレーデッド層３にもドーピングす
るが、その不純物量は電子供給層４′の約1/10程度であ
り、しかも、第２図に見られるように、ゲート電極７の
直下では、グレーデッド層３に於けるDXセンタがフェル
ミ・レベルEFよりも常に上に在る為、DXセンタにまつわ
る問題は殆ど発生しない。In the present invention, the graded layer 3 is also doped, but the amount of impurities is about 1/10 of that of the electron supply layer 4 ', and as shown in FIG. , because in DX center in the graded layer 3 is at the top always than the Fermi level E F, problems with DX center is hardly generated.
第１図に見られる選択ドープ・ヘテロ構造を形成するに
は次のようにする。To form the selectively doped heterostructure seen in FIG.
（１）有機金属化学気相堆積（metalorganic chemical
vapor deposition:MOCVD）法を適用することに依り、ト
リチメチルガリウム（TMG:（CH3)3Ga）及びアルシン（A
sH3）を用い、半絶縁性GaAs基板上にｉ型GaAsチャネル
層５を成長させる。(1) Metalorganic chemical vapor deposition
By applying the vapor deposition (MOCVD) method, tritimethyl gallium (TMG: (CH 3 ) 3 Ga) and arsine (A
sH 3 ) is used to grow the i-type GaAs channel layer 5 on the semi-insulating GaAs substrate.
（２）同じくMOCVD法を適用することに依り、トリメチ
ルインジウム（TMI:（CH3)3In）、TMG、ホスフィン（PH
3）を用い且つドーパントとしてモノシラン（SiH4）を
用いてｎ型In0.48Ga0.52Ｐ電子供給層４′を成長させ
る。(2) Similarly, by applying the MOCVD method, trimethylindium (TMI: (CH 3 ) 3 In), TMG, phosphine (PH
3 ) and using monosilane (SiH 4 ) as a dopant to grow an n-type In 0.48 Ga 0.52 P electron supply layer 4 ′.
（３）同じくMOCVD法を適用することに依り、トリメチ
ルアルミニウム（TMA:（CH3)3Al）、TMG、PH3を用い且
つドーパントとしてSiH4を用いてｎ型AlxGa1-xAsグレー
デッド層３を成長させる。(3) also depends on applying the MOCVD method, trimethyl aluminum (TMA: (CH 3) 3 Al), TMG, n -type Al x Ga 1-x As Gray using SiH 4 as a and a dopant using a PH 3 The dead layer 3 is grown.
この場合、TMA及びTMGの供給をマスフロー・コントロー
ラで制御してｘ値にグレードを付与する。In this case, the supply of TMA and TMG is controlled by the mass flow controller to give a grade to the x value.
（４）同じくMOCVD法を適用することに依り、TMG、AsH3
を用い且つドーパントとしてSiH4を用いてｎ型GaAsキャ
ップ層２を成長させる。(4) Similarly, by applying the MOCVD method, TMG, AsH 3
And using SiH 4 as a dopant to grow the n-type GaAs cap layer 2.
このようにして各半導体層を成長させた後、通常の技術
で電極等を形成して半導体装置を完成する。After growing the respective semiconductor layers in this manner, electrodes and the like are formed by a usual technique to complete the semiconductor device.
本発明の半導体装置は、順に積層されたｉ型GaAsチャネ
ル層及びIn0.48Ga0.52Ｐキャリア供給層及びｎ型AlxGa
1-xAsグレーデッド層及びｎ型GaAsキャップ層からなる
選択ドープ・ヘテロ構造を備え、前記ｎ型AlxGa1-xAsグ
レーデッド層に於ける組成比ｘは前記ｎ型In0.48Ga0.52
Ｐキャリヤ供給層から前記ｎ型GaAsキャップ層に向かっ
て0.30から０へと連続的に変化するように構成される。The semiconductor device of the present invention comprises an i-type GaAs channel layer, an In 0.48 Ga 0.52 P carrier supply layer, and an n-type Al x Ga layer, which are sequentially stacked.
The n-type Al x Ga 1-x As graded layer has a composition ratio x of n-type In 0.48 Ga 0.52 , which has a selectively-doped hetero structure including a 1-x As graded layer and an n-type GaAs cap layer.
It is configured to continuously change from 0.30 to 0 from the P carrier supply layer toward the n-type GaAs cap layer.
前記構成を採ることに依り、キャリア供給層にはDXセン
タに関連する問題は全く発生せず、しかも、キャリヤ供
給層とキャップ層とを結合するグレーデッド層を形成す
る場合の組成制御は極めて容易であり、このグレーデッ
ト層を形成したことに依ってソース抵抗Rsが低減され、
InGaP系を材料としたものでありながら、低雑音化する
ことが可能である。また、ソース電極或いはドレイン電
極などのオーミック・コンタクトが良好であるのは云う
までもない。By adopting the above structure, the carrier supply layer does not have any problems related to the DX center, and the composition control is extremely easy when forming a graded layer that connects the carrier supply layer and the cap layer. The source resistance R s is reduced by forming this graded layer,
Although it is made of InGaP material, it is possible to reduce noise. Needless to say, the ohmic contact of the source electrode or the drain electrode is good.
第１図は本発明一実施例を説明する為のソース或いはド
レイン電極直下のエネルギ・バンド・ダイヤグラム、第
２図は第１図に見られる実施例に於けるゲート電極直下
のエネルギ・バンド・ダイヤグラム、第３図は従来例を
説明する為のソース或いはドレイン電極直下のエネルギ
・バンド・ダイヤグラム、第４図は浅いドナーとDXセン
タとの関係を説明するエネルギ・バンド・ダイヤグラム
をそれぞれ表している。 図に於いて、Ecは伝導帯の底、Evは価電子帯の頂、EFは
フェルミ・レベル、１はソース或いはドレイン電極、２
はｎ型GaAsキャップ層、３はAlxGa1-xAsグレーデッド
層、４はｎ型AlyGa1-yAs電子供給層、５はｉ型GaAsチャ
ネル層、６は二次元電子ガス層、４′はIn0.48Ga0.52Ｐ
電子供給層をそれぞれ示している。FIG. 1 is an energy band diagram immediately below a source or drain electrode for explaining an embodiment of the present invention, and FIG. 2 is an energy band diagram immediately below a gate electrode in the embodiment shown in FIG. FIG. 3 is an energy band diagram just below the source or drain electrode for explaining the conventional example, and FIG. 4 is an energy band diagram for explaining the relationship between the shallow donor and the DX center. In the figure, E c is the bottom of the conduction band, E v is the top of the valence band, E F is the Fermi level, 1 is the source or drain electrode, 2
Is an n-type GaAs cap layer, 3 is an Al x Ga 1-x As graded layer, 4 is an n-type Al y Ga 1-y As electron supply layer, 5 is an i-type GaAs channel layer, and 6 is a two-dimensional electron gas layer 4'is In 0.48 Ga 0.52 P
The electron supply layers are shown respectively.
Claims (1)
型In0.48Ga0.52Ｐキャリヤ供給層及びｎ型AlxGa1-xAsグ
レーデッド層及びｎ型GaAsキャップ層からなる選択ドー
プ・ヘテロ構造を備え、 前記ｎ型AlxGa1-xAsグレーデッド層に於ける組成比ｘは
前記ｎ型In0.48Ga0.52Ｐキャリヤ供給層から前記ｎ型Ga
Asキャップ層に向かって0.30から０へと連続的に変化す
ること を特徴とする半導体装置。1. An i-type GaAs channel layer and n, which are sequentially stacked.
Type In 0.48 Ga 0.52 P carrier supply layer, an n-type Al x Ga 1-x As graded layer, and an n-type GaAs cap layer, the n-type Al x Ga 1-x As graded The composition ratio x in the layer is from the n-type In 0.48 Ga 0.52 P carrier supply layer to the n-type Ga.
A semiconductor device characterized by continuously changing from 0.30 to 0 toward the As cap layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205135A JPH0787246B2 (en) | 1987-08-20 | 1987-08-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205135A JPH0787246B2 (en) | 1987-08-20 | 1987-08-20 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
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| JPS6449276A JPS6449276A (en) | 1989-02-23 |
| JPH0787246B2 true JPH0787246B2 (en) | 1995-09-20 |
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Family Applications (1)
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| JP62205135A Expired - Fee Related JPH0787246B2 (en) | 1987-08-20 | 1987-08-20 | Semiconductor device |
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Families Citing this family (1)
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124771A (en) * | 1982-12-30 | 1984-07-18 | Fujitsu Ltd | Compound semiconductor device |
| JPH0732247B2 (en) * | 1983-10-19 | 1995-04-10 | 富士通株式会社 | Semiconductor device |
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1987
- 1987-08-20 JP JP62205135A patent/JPH0787246B2/en not_active Expired - Fee Related
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