JPH0787351B2

JPH0787351B2 - 入力遷移検出回路

Info

Publication number: JPH0787351B2
Application number: JP60258945A
Authority: JP
Inventors: 聖司山口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-11-19
Filing date: 1985-11-19
Publication date: 1995-09-20
Anticipated expiration: 2010-09-20
Also published as: JPS62118634A

Description

【発明の詳細な説明】産業上の利用分野本発明は入力信号の立ち上りあるいは立ち下りの変化を
検出して所望のパルスを発生させる入力遷移検出回路に
関するものである。

従来の技術従来の入力遷移検出回路の一例を第３図に示す。第３図
において、20は遅延回路、22,24はＮチャンネルMOSFE
T、26はＰチャンネルMOSFET、X₀は入力信号、X₁はX₀を
遅延させた反転の信号、ＺはX₀の立ち上りを検出した出
力信号である。第４図は第３図の回路の動作波形図であ
る。

時間t₁₁以前では、X₀は“L"であるため、X₁は“H"とな
り、FET24は導通状態だが、FET22は非導通状態であるた
め、Ｚは接地線と非導通状態となる。一方、FET26は通
常導通状態であるため、Ｚは“H"となる。時間t₁₁にお
いて、X₀が“L"から“H"に変化するため、FET22,24はと
もに導通状態となり、時間t₁₂にＺは“H"から“L"に変
化する時間t₁₃において、遅延回路20によってX₁は“H"
から“L"に変化するため、FET24は非導通状態となり、
ＺはFET26が導通状態であるため電位の上昇が始まり、
そして時間t₁₄においてＺは“L"から“H"となる。時間t
₁₅で、X₀が“H"から“L"に変化してもFET22,24はともに
非導通状態なのでＺは“H"を保持し、時間t₁₆でX₁が
“L"から“H"にしてもFET22が非導通であるためＺは
“H"を保持する。

ここで、FET26のオン抵抗Rpを大きくした場合、Ｚの立
ち上り時間が大きくなり、製造工程でのバラツキでＺの
パルス幅が大きく変化するため、所定のパルス幅の信号
を発生させるのが難しい。一方、Ｚの立ち上り時間を小
さくするためにはFET26のオン抵抗Rpを小さくすればよ
いが、Ｚの“L"レベルはFET22,24の直列のオン抵抗R_Nと
FET26のオン抵抗Rpの比できまるため、Rpを小さくする
とＺの“L"レベルが浮き上がるとともに、貫通電流が大
きくなる。

発明が解決しようとする問題点従来の入力遷移検出回路では、負荷用のＰチャンネルMO
SFETのオン抵抗を小さくした場合検出信号の“L"レベル
が浮き上り、貫通電流が大きくなり、一方、オン抵抗を
大きくした場合、検出信号の立ち上り時間が大きくな
り、製造工程のバラツキにより、所定のパルス幅の検出
信号を発生させるのが困難となる。

本発明は、かかる点に鑑みてなされたもので、低消費電
力で、高速応答が可能で、所定のパルス幅の検出信号を
得る入力遷移検出回路を提供するものである。

問題点を解決するための手段本発明は上記問題点を解決するために、負荷用のＰチャ
ンネルMOSFETのオン抵抗を大きくし、かつ該Ｐチャンネ
ルMOSFETに並列接続したＰチャンネルMOSFETを設けてゲ
ート入力を入力信号の反転遅延信号とすることで検出信
号の立ち上り時に導通状態となるようにしている。

作用本発明は上記の構成により、所定のパルス幅のエッジ検
出信号を容易に得ることができ、入力遷移検出回路の低
消費電力化もはかることができる。

実施例第１図は本発明の入力信号の立ち上りの変化を検出して
所望のパルスを発生させる入力遷移検出回路の実施例を
示す回路図である。第２図は第１図の回路の動作を説明
するための動作波形図である。第１図，第２図におい
て、2,4はＮチャンネルMOSFET、6,8はＰチャンネルMOSF
ET、10は遅延回路、X₀は入力信号、X₁は入力信号を遅延
させた反転の信号、Ｙは入力信号の立ち上りを検出した
出力信号である。時間t₁以前には、入力信号X₀は“L"で
あるから、X₁はX₀を遅延させ反転した信号なので“H"に
なっている。この時、出力信号Ｙは、FET4は導通状態
で、FET2は非導通状態であるため、Ｙと接地線は非導通
状態であり、FET6は通常導通状態であるため、Ｙと電源
線は導通状態となり、“H"となる。

時間t₁において、X₀は“L"から“H"に変化するがX₁はX₀
の変化に対して、遅延時間があるため、t₁においては
“H"となっている。よって時間t₁において、FET2,4はと
もに導通状態となるため、Ｙは“H"から“L"に変化をは
じめ、時間t₂において、“L"となる。

時間t₃において、遅延回路10によってX₀の立ち上りに対
して、X₁は“H"から“L"に変化する。遅延回路10の遅延
量は（t₃−t₁）で与えられる。X₁が“H"から“L"に変化
すると、FET4は非導通状態となるとともに、FET8は導通
状態になるため、Ｙは“L"から“H"に変化をはじめ、時
間t₄において、Ｙは“H"となる。時間t₅においてX₀は
“H"から“L"に変化しているが、FET2,4とも非導通状態
となり、Ｙは“H"を保持し、時間t₆において、X₁が“L"
から“H"に変化することで、FET4は導通状態となるが、
FET2が非導通状態なのでＹは“H"を保持する。

この結果、第１図は入力信号X₀の立ち上りを検出する入
力遷移検出回路を構成している。

ここで、FET6のオン抵抗Rp₆はFET2,4のオン抵抗R_N2,R_N4
に比べてRp₆＞＞R_N2＋R_N4なる関係を満足させること
で、X₀の立ち上りに対してＹを高速に立ち下がらせて、
Ｙのパルス幅は遅延回路10で自由に設定でき、X₁の立ち
下りでFET8を導通状態にすることによってＹを高速に立
ち上げている。これによって、遅延回路10で設定したパ
ルス幅の入力遷移の検出信号を高速に発生している。ま
た、FET6のオン抵抗を大きくすることで、貫通電流を小
さくすることが可能であり、X₀の入力信号をFET2のゲー
トと遅延回路10の入力のみ使用することでX₀の寄生容量
を低減できるため、検出信号の発生の高速化が可能であ
る。

第１図では立ち上り検出の場合について説明したが、立
ち下り検出の場合は、入力信号を反転させて、第１図の
X₀に接続すれば容易にできることがわかる。

発明の効果以上述べてきたように、本発明によれば、入力信号の負
荷容量を小さくでき、容易の所定のパルス幅の検出信号
を発生でき、検出信号の立ち上り時間、立ち下り時間を
短くでき、貫通電流の少ない、エッジ検出回路を提供す
ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例における入力遷移検出回路を
示す回路図、第２図は同回路の動作を説明するための波
形図、第３図は従来の入力遷移検出回路を示す回路図、
第４図は同回路の動作を説明するための波形図である。 2,4……ＮチャンネルMOSFET、6,8……ＰチャンネルMOSF
ET、10……遅延回路、X₀……入力信号、X₁……遅延回路
の出力信号、Ｙ……検出信号。

Claims

【特許請求の範囲】

【請求項１】入力信号を反転して遅延させる遅延手段を
有し、前記遅延手段の出力を第１のＮチャンネルMOSFET
および第１のＰチャンネルMOSFETのゲート入力とし、前
記入力信号を第２のＮチャンネルMOSFETのゲート入力と
し、前記第１のＮチャンネルMOSFETのソースを接地し、
ドレインを前記第２のＮチャンネルMOSFETのソースに接
続し、前記第２のＮチャンネルMOSFETのドレインと前記
第１のＰチャンネルMOSFETおよび第２のＰチャンネルMO
SFETのドレインを共通接続して検出信号とし、前記第１
のＰチャンネルMOSFETおよび第２のＰチャンネルMOSFET
のソースを電源に接続し、前記第２のＰチャンネルMOSF
ETのゲートを接地し、前記第２のＰチャンネルMOSFETの
オン抵抗が前記第１および第２のＮチャンネルMOSFETの
オン抵抗よりも十分に大きいものからなる入力遷移検出
回路。