JPH0650816B2 - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
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- JPH0650816B2 JPH0650816B2 JP61181613A JP18161386A JPH0650816B2 JP H0650816 B2 JPH0650816 B2 JP H0650816B2 JP 61181613 A JP61181613 A JP 61181613A JP 18161386 A JP18161386 A JP 18161386A JP H0650816 B2 JPH0650816 B2 JP H0650816B2
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- JP
- Japan
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- mosfet
- electrode
- power supply
- output terminal
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- 230000005684 electric field Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＭＯＳＦＥＴ集積回路で用いられるゲート回
路に関する。
路に関する。
（従来の技術） ＭＯＳＦＥＴ集積回路が高密度化されるにつれ、それを
構成するＭＯＳＦＥＴも微細になってきた。それに伴な
い、いわゆるホットキャリア効果が問題になってきた。
これは素子内の電界が強まることによって、ＭＯＳＦＥ
Ｔの信頼性が低下するものである。この効果を抑えるた
めには、電源電圧を下げ電界を弱めれば良いが、集積回
路を組込む装置内でそのような特殊な電源電圧を用意し
にくい等の種々の理由で実行が難かしい。この為、電源
電圧を下げずにホットキャリア効果を回路的に抑制する
方法として、第２図に示すものが提案されている（日経
マイクロデバイス１９８５年夏号４８頁）。
構成するＭＯＳＦＥＴも微細になってきた。それに伴な
い、いわゆるホットキャリア効果が問題になってきた。
これは素子内の電界が強まることによって、ＭＯＳＦＥ
Ｔの信頼性が低下するものである。この効果を抑えるた
めには、電源電圧を下げ電界を弱めれば良いが、集積回
路を組込む装置内でそのような特殊な電源電圧を用意し
にくい等の種々の理由で実行が難かしい。この為、電源
電圧を下げずにホットキャリア効果を回路的に抑制する
方法として、第２図に示すものが提案されている（日経
マイクロデバイス１９８５年夏号４８頁）。
第２図に於て、ＭＯＳＦＥＴ２１はＮチャネルであり、
ゲート電極に接続された電源２４の電位により常に導通
するようにバイアスされている。ＭＯＳＦＥＴ２２はＮ
チャネルであり、ゲート電極が入力端子１３に接続され
ており、入力端子１３に印加される入力により導通した
り遮断したりし、出力端子１４上の出力はＭＯＳＦＥＴ
２２の状態により変化する。この回路によると、出力端
子１４と電源ＶSSとの間の電圧がＭＯＳＦＥＴ２１と２
２により分割され、ＭＯＳＦＥＴ２１及び２２の各々の
ソース・ドレイン間には大きな電圧は加わらず、従って
ＭＯＳＦＥＴ内の電界が低く抑えられ、ホットキャリア
効果を抑制できる。
ゲート電極に接続された電源２４の電位により常に導通
するようにバイアスされている。ＭＯＳＦＥＴ２２はＮ
チャネルであり、ゲート電極が入力端子１３に接続され
ており、入力端子１３に印加される入力により導通した
り遮断したりし、出力端子１４上の出力はＭＯＳＦＥＴ
２２の状態により変化する。この回路によると、出力端
子１４と電源ＶSSとの間の電圧がＭＯＳＦＥＴ２１と２
２により分割され、ＭＯＳＦＥＴ２１及び２２の各々の
ソース・ドレイン間には大きな電圧は加わらず、従って
ＭＯＳＦＥＴ内の電界が低く抑えられ、ホットキャリア
効果を抑制できる。
（発明が解決しようとする問題点） しかしながら、第２図の回路には、実用上次の問題点が
ある。
ある。
第１に、出力端子１４に接続された負荷容量をＭＯＳＦ
ＥＴ２１と２２を通して放電する際に、ＭＯＳＦＥＴ２
１が無く出力端子１４が直接ＭＯＳＦＥＴ２２のドレイ
ン電極に接続されている場合に比較し、動作速度が遅く
なる。第２に、回路の状態が変化する時に、ＭＯＳＦＥ
Ｔ２１と２２の各電極に過渡的に加わる電位は、出力端
子１４に接続される負荷容量の大きさと、入力端子１３
に印加される入力の波形の複雑な関数であり、第２図の
回路はどのような場合に対しても電界を充分小さく抑え
ることを保証するものではない。
ＥＴ２１と２２を通して放電する際に、ＭＯＳＦＥＴ２
１が無く出力端子１４が直接ＭＯＳＦＥＴ２２のドレイ
ン電極に接続されている場合に比較し、動作速度が遅く
なる。第２に、回路の状態が変化する時に、ＭＯＳＦＥ
Ｔ２１と２２の各電極に過渡的に加わる電位は、出力端
子１４に接続される負荷容量の大きさと、入力端子１３
に印加される入力の波形の複雑な関数であり、第２図の
回路はどのような場合に対しても電界を充分小さく抑え
ることを保証するものではない。
本発明はこの点に鑑み、電源電圧を下げることなくホッ
トキャリア効果を抑制し、かつ動作速度も低下せず、ど
のような場合にもＭＯＳＦＥＴ内の電界が充分小さいこ
とを原理的に保証する、ゲート回路を提供することを目
的とする。
トキャリア効果を抑制し、かつ動作速度も低下せず、ど
のような場合にもＭＯＳＦＥＴ内の電界が充分小さいこ
とを原理的に保証する、ゲート回路を提供することを目
的とする。
（問題点を解決するための手段） 本発明が前述の問題点を解決するために提供する手段
は、ソース電極を第１の電源に接続しゲート電極を第２
の電源に接続した第１の導電型の第１のＭＯＳＦＥＴ
と、ドレイン電極を前記第１のＭＯＳＦＥＴのドレイン
電極に接続しゲート電極を第３の電源に接続した第２の
導電型の第２のＭＯＳＦＥＴと、ソース電極を前記第２
のＭＯＳＦＥＴのソース電極に接続しゲート電極を入力
端子に接続しドレイン電極を出力端子に接続した前記第
１の導電型の第３のＭＯＳＦＥＴと、ドレイン電極を前
記出力端子に接続しゲート電極を前記入力端子に接続し
た前記第２の導電型の第４のＭＯＳＦＥＴと、ソース電
極を前記第４のＭＯＳＦＥＴのソース電極に接続しゲー
ト電極を第４の電源に接続した前記第１の導電型の第５
のＭＯＳＦＥＴと、ドレイン電極を前記第５のＭＯＳＦ
ＥＴのドレイン電極に接続しゲート電極を第５の電源に
接続しソース電極を第６の電源に接続した前記第２の導
電型の第６のＭＯＳＦＥＴとを具備し、前記第１の導電
型と前記第２の導電型が互いに逆導電型であることを特
徴とするゲート回路である。
は、ソース電極を第１の電源に接続しゲート電極を第２
の電源に接続した第１の導電型の第１のＭＯＳＦＥＴ
と、ドレイン電極を前記第１のＭＯＳＦＥＴのドレイン
電極に接続しゲート電極を第３の電源に接続した第２の
導電型の第２のＭＯＳＦＥＴと、ソース電極を前記第２
のＭＯＳＦＥＴのソース電極に接続しゲート電極を入力
端子に接続しドレイン電極を出力端子に接続した前記第
１の導電型の第３のＭＯＳＦＥＴと、ドレイン電極を前
記出力端子に接続しゲート電極を前記入力端子に接続し
た前記第２の導電型の第４のＭＯＳＦＥＴと、ソース電
極を前記第４のＭＯＳＦＥＴのソース電極に接続しゲー
ト電極を第４の電源に接続した前記第１の導電型の第５
のＭＯＳＦＥＴと、ドレイン電極を前記第５のＭＯＳＦ
ＥＴのドレイン電極に接続しゲート電極を第５の電源に
接続しソース電極を第６の電源に接続した前記第２の導
電型の第６のＭＯＳＦＥＴとを具備し、前記第１の導電
型と前記第２の導電型が互いに逆導電型であることを特
徴とするゲート回路である。
（実施例） 次に実施例を挙げ本発明を一層詳しく説明する。
第１図は本発明の一実施例を示す回路図である。この実
施例に於いてＭＯＳＦＥＴ１，３，５はＰチャネル素子
であり、ＭＯＳＦＥＴ２，４，６はＮチャネル素子であ
る。まず入力端子１３に印加されている電位が低レベル
であり、ＭＯＳＦＥＴ３が導通し、ＭＯＳＦＥＴ４が遮
断している状態から、入力端子１３の電位が高レベルに
変化しＭＯＳＦＥＴ３が遮断し、ＭＯＳＦＥＴ４が導通
した場合を考える。この時、出力端子１４からＭＯＳＦ
ＥＴ４と５と６を通して電源ＶSSに電流が流れ、出力端
子１４の電位が下がっていく。ＭＯＳＦＥＴ５のゲート
電極には一定電圧Ｖ２が印加されており、ＭＯＳＦＥＴ
５の閾値電圧をＶTPとすると、接続点１６の電位がＶ２
＋ＶTPに達するとＭＯＳＦＥＴ５が遮断し、接続点１６
の電位はＶ２＋ＶTP以下には下がらない。従って出力端
子１４の電位はＶ２＋ＶTP以下には下がらない。また、
ＭＯＳＦＥＴ６のゲート電極は一定電位の電源１２に接
続されていて、この為ドレイン電流は常に一定である。
従って、出力端子１４の電位が下がって行く過程に於い
て、流れる電流は一定であり、これはまたＭＯＳＦＥＴ
５の有無にかかわらない。
施例に於いてＭＯＳＦＥＴ１，３，５はＰチャネル素子
であり、ＭＯＳＦＥＴ２，４，６はＮチャネル素子であ
る。まず入力端子１３に印加されている電位が低レベル
であり、ＭＯＳＦＥＴ３が導通し、ＭＯＳＦＥＴ４が遮
断している状態から、入力端子１３の電位が高レベルに
変化しＭＯＳＦＥＴ３が遮断し、ＭＯＳＦＥＴ４が導通
した場合を考える。この時、出力端子１４からＭＯＳＦ
ＥＴ４と５と６を通して電源ＶSSに電流が流れ、出力端
子１４の電位が下がっていく。ＭＯＳＦＥＴ５のゲート
電極には一定電圧Ｖ２が印加されており、ＭＯＳＦＥＴ
５の閾値電圧をＶTPとすると、接続点１６の電位がＶ２
＋ＶTPに達するとＭＯＳＦＥＴ５が遮断し、接続点１６
の電位はＶ２＋ＶTP以下には下がらない。従って出力端
子１４の電位はＶ２＋ＶTP以下には下がらない。また、
ＭＯＳＦＥＴ６のゲート電極は一定電位の電源１２に接
続されていて、この為ドレイン電流は常に一定である。
従って、出力端子１４の電位が下がって行く過程に於い
て、流れる電流は一定であり、これはまたＭＯＳＦＥＴ
５の有無にかかわらない。
反対に、入力端子１３に印加される電位が高レベルから
低レベルに変化し、ＭＯＳＦＥＴ３が遮断状態から導通
状態に変化し、ＭＯＳＦＥＴ４が導通状態から遮断状態
に変化する場合を考える。この場合、電源ＶDDからＭＯ
ＳＦＥＴ１と２と３を通じて出力端子１４に電流が流れ
出力端子１４及び接続点１５の電位が上昇する。接続点
１５の電位がＶ１−ＶTNに達っするとＭＯＳＦＥＴ２が
遮断し、接続点１５の電位従って出力端子１４の電位は
Ｖ１−ＶTNまでしか上昇しない。但し、Ｖ１はＭＯＳＦ
ＥＴ２のゲート電極に印加されている一定の電位、また
ＶTNはＭＯＳＦＥＴ２の閾値電圧である。また、この状
態切り換え時に於いて出力端子１４に流れる電流は、ゲ
ート電極に一定電位が印加されたＭＯＳＦＥＴ１の働き
により一定であり、これはまたＭＯＳＦＥＴ２の有無に
よらない。
低レベルに変化し、ＭＯＳＦＥＴ３が遮断状態から導通
状態に変化し、ＭＯＳＦＥＴ４が導通状態から遮断状態
に変化する場合を考える。この場合、電源ＶDDからＭＯ
ＳＦＥＴ１と２と３を通じて出力端子１４に電流が流れ
出力端子１４及び接続点１５の電位が上昇する。接続点
１５の電位がＶ１−ＶTNに達っするとＭＯＳＦＥＴ２が
遮断し、接続点１５の電位従って出力端子１４の電位は
Ｖ１−ＶTNまでしか上昇しない。但し、Ｖ１はＭＯＳＦ
ＥＴ２のゲート電極に印加されている一定の電位、また
ＶTNはＭＯＳＦＥＴ２の閾値電圧である。また、この状
態切り換え時に於いて出力端子１４に流れる電流は、ゲ
ート電極に一定電位が印加されたＭＯＳＦＥＴ１の働き
により一定であり、これはまたＭＯＳＦＥＴ２の有無に
よらない。
以上のように、第１図の回路に於いては出力端子１４の
電位はＭＯＳＦＥＴ２の働きによりＶ１−ＶTNまでしか
上昇せず、またＭＯＳＦＥＴ５の働きによりＶ２＋ＶTP
でしか下がらない。従って、ＭＯＳＦＥＴ１，２，３の
ソース・ドレイン間にはＶDD−（Ｖ２＋ＶTP）より大き
い電圧はかからない。またＭＯＳＦＥＴ４，５，６のソ
ース・ドレイン間には（Ｖ１−ＶTN）−ＶSSより大きい
電圧はかからない。従ってＶ１及びＶ２を適当に調整す
ることでこれらの電圧を充分小さくすることができ、Ｍ
ＯＳＦＥＴ内の電界を充分に弱く保ちホットキャリア効
果を抑制することができる。また、ＭＯＳＦＥＴ１と６
の働きにより、ＭＯＳＦＥＴ２及びＭＯＳＦＥＴ５によ
り動作速度が遅くなるのを防ぐことができる。
電位はＭＯＳＦＥＴ２の働きによりＶ１−ＶTNまでしか
上昇せず、またＭＯＳＦＥＴ５の働きによりＶ２＋ＶTP
でしか下がらない。従って、ＭＯＳＦＥＴ１，２，３の
ソース・ドレイン間にはＶDD−（Ｖ２＋ＶTP）より大き
い電圧はかからない。またＭＯＳＦＥＴ４，５，６のソ
ース・ドレイン間には（Ｖ１−ＶTN）−ＶSSより大きい
電圧はかからない。従ってＶ１及びＶ２を適当に調整す
ることでこれらの電圧を充分小さくすることができ、Ｍ
ＯＳＦＥＴ内の電界を充分に弱く保ちホットキャリア効
果を抑制することができる。また、ＭＯＳＦＥＴ１と６
の働きにより、ＭＯＳＦＥＴ２及びＭＯＳＦＥＴ５によ
り動作速度が遅くなるのを防ぐことができる。
（発明の効果） 以上述べた如く、本発明によれば、電源電圧を下げずに
ホットキャリア効果を必ず抑制でき、かつ動作速度が遅
くなることのないゲート回路が得られ、微細な素子を用
いたＭＯＳＦＥＴ集積回路に於いて大きな効果がある。
ホットキャリア効果を必ず抑制でき、かつ動作速度が遅
くなることのないゲート回路が得られ、微細な素子を用
いたＭＯＳＦＥＴ集積回路に於いて大きな効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図である。 １，２，３，４，５，６，２１，２２，２３……ＭＯＳ
ＦＥＴ、１３……入力端子、１４……出力端子。
例を示す回路図である。 １，２，３，４，５，６，２１，２２，２３……ＭＯＳ
ＦＥＴ、１３……入力端子、１４……出力端子。
Claims (1)
- 【請求項１】ソース電極を第１の電源に接続しゲート電
極を第２の電源に接続した第１の導電型の第１のＭＯＳ
ＦＥＴと、ドレイン電極を前記第１のＭＯＳＦＥＴのド
レイン電極に接続しゲート電極を第３の電源に接続した
第２の導電型の第２のＭＯＳＦＥＴと、ソース電極を前
記第２のＭＯＳＦＥＴのソース電極に接続しゲート電極
を入力端子に接続しドレイン電極を出力端子に接続した
前記第１の導電型の第３のＭＯＳＦＥＴと、ドレイン電
極を前記出力端子に接続しゲート電極を前記入力端子に
接続した前記第２の導電型の第４のＭＯＳＦＥＴと、ソ
ース電極を前記第４のＭＯＳＦＥＴのソース電極に接続
しゲート電極を第４の電源に接続した前記第１の導電型
の第５のＭＯＳＦＥＴと、ドレイン電極を前記第５のＭ
ＯＳＦＥＴのドレイン電極に接続しゲート電極を第５の
電源に接続しソース電極を第６の電源に接続した前記第
２の導電型の第６のＭＯＳＦＥＴとを具備し、前記第１
の導電型と前記第２の導電型が互いに逆導電型であるこ
とを特徴とするゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181613A JPH0650816B2 (ja) | 1986-07-31 | 1986-07-31 | ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181613A JPH0650816B2 (ja) | 1986-07-31 | 1986-07-31 | ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337716A JPS6337716A (ja) | 1988-02-18 |
| JPH0650816B2 true JPH0650816B2 (ja) | 1994-06-29 |
Family
ID=16103863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181613A Expired - Fee Related JPH0650816B2 (ja) | 1986-07-31 | 1986-07-31 | ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650816B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40132E1 (en) * | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US5297097A (en) | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| JP2001127615A (ja) * | 1999-10-28 | 2001-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 分割レベル論理回路 |
| JP3681731B2 (ja) * | 2002-02-20 | 2005-08-10 | 松下電器産業株式会社 | ドライブ回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57158240U (ja) * | 1981-03-31 | 1982-10-05 | ||
| JPS58207728A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | トランジスタ回路 |
| JPS60233931A (ja) * | 1984-05-07 | 1985-11-20 | Toshiba Corp | インバ−タ回路 |
| JPS60237724A (ja) * | 1984-05-11 | 1985-11-26 | Hitachi Ltd | 相補形ｍｏｓ論理ゲ−ト |
-
1986
- 1986-07-31 JP JP61181613A patent/JPH0650816B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337716A (ja) | 1988-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |