JPH0787356B2 - 交流結合相補形プル・アップ及びプル・ダウン回路 - Google Patents
交流結合相補形プル・アップ及びプル・ダウン回路Info
- Publication number
- JPH0787356B2 JPH0787356B2 JP3328324A JP32832491A JPH0787356B2 JP H0787356 B2 JPH0787356 B2 JP H0787356B2 JP 3328324 A JP3328324 A JP 3328324A JP 32832491 A JP32832491 A JP 32832491A JP H0787356 B2 JPH0787356 B2 JP H0787356B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- transistor
- base
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 title claims description 35
- 239000003990 capacitor Substances 0.000 claims description 29
- 230000001052 transient effect Effects 0.000 claims description 17
- 238000010168 coupling process Methods 0.000 claims description 8
- 238000005859 coupling reaction Methods 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 244000309464 bull Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般に、バイポーラ・
トランジスタ論理回路に関するものであり、とりわけ、
直流消費電力及びスイッチング電流が、交流結合相補形
プッシュ・プル出力段を利用することによって大幅に減
少する、エミッタ結合論理（ＥＣＬ）回路及び非しきい
値論理（ＮＴＬ）回路に関するものである。
トランジスタ論理回路に関するものであり、とりわけ、
直流消費電力及びスイッチング電流が、交流結合相補形
プッシュ・プル出力段を利用することによって大幅に減
少する、エミッタ結合論理（ＥＣＬ）回路及び非しきい
値論理（ＮＴＬ）回路に関するものである。
【０００２】
【従来の技術】高速バイポーラ回路は、しばしば、速
度、消費電力、及び、電流駆動能力の間における妥協の
産物になる。消費電力が増し、スイッチング電流が増大
するという犠牲を払うことによって、スイッチング速度
を高めることが可能になり、一方、消費電力を減らすこ
とも可能であるが、スイッチング速度が低下するという
犠牲を払うことになる。例えば、図１は、従来のＥＣＬ
回路１の概略図である。入力信号は、トランジスタ４に
差動結合されたトランジスタ２及び３のベースに加えら
れる。出力は、ノードＡから得られるので、出力は、入
力信号のＮＯＲ機能を果たす。トランジスタ４のベース
は、集積回路１の論理的高電圧と論理的低電圧の間の中
央値に等しい基準電圧ＶREFに接続されている。トラン
ジスタ５及び抵抗器９は、差動トランジスタ２、３、及
び、４に対する電流源を形成している。
度、消費電力、及び、電流駆動能力の間における妥協の
産物になる。消費電力が増し、スイッチング電流が増大
するという犠牲を払うことによって、スイッチング速度
を高めることが可能になり、一方、消費電力を減らすこ
とも可能であるが、スイッチング速度が低下するという
犠牲を払うことになる。例えば、図１は、従来のＥＣＬ
回路１の概略図である。入力信号は、トランジスタ４に
差動結合されたトランジスタ２及び３のベースに加えら
れる。出力は、ノードＡから得られるので、出力は、入
力信号のＮＯＲ機能を果たす。トランジスタ４のベース
は、集積回路１の論理的高電圧と論理的低電圧の間の中
央値に等しい基準電圧ＶREFに接続されている。トラン
ジスタ５及び抵抗器９は、差動トランジスタ２、３、及
び、４に対する電流源を形成している。
【０００３】トランジスタ３のベースに対する入力信号
が論理的低電圧の場合、トランジスタ３はオフになり、
トランジスタ４はオンになる。トランジスタ５及び抵抗
器９によって生じる電流が、トランジスタ４を流れる。
ノードＡの電圧は、高い。出力は、エミッタ・フォロワ
構造に接続されたトランジスタ６から取り出される。従
って、出力は、高出力電圧になる。入力が論理的低電圧
から論理的高電圧に上昇すると、トランジスタ３がオン
になり、入力信号がＶREFを交差すると、トランジスタ
４がオフになる。トランジスタ３がオンになると、ノー
ドＡは、高電圧から低電圧に降下し、トランジスタ６の
ベースが低電圧に引き下げられて、低出力電圧が生じ
る。出力は、負荷コンデンサＣLからの放電によって、
高出力電圧から低出力電圧に引き下げられる。負荷コン
デンサＣLは、駆動されるゲートの容量と、巻線容量か
ら構成される。出力を引き下げるのに必要な時間は、入
力信号が論理的低電圧からＶREFに上昇するのに必要な
時間、ノードＡの電圧を引き下げるのに必要な時間、及
び、抵抗器１０を介して、高出力電圧から低出力電圧に
なるようにコンデンサＣLから放電させるのに必要な時
間によって決まる。最後の時間は、抵抗器１０の抵抗に
コンデンサＣLの容量をかけて得られた時定数によって
決まる。従って、高速で引き下げられるようにするた
め、抵抗器１０は、できるだけ小さくしなければならな
い。しかし、この結果、直流電流ＩEFが増大し、従っ
て、消費電力が増すことになる。さらに、待機中、及び
スイッチング時の直流電流ＩEFは、同じになり、結果と
して直流消費電力が増大する。
が論理的低電圧の場合、トランジスタ３はオフになり、
トランジスタ４はオンになる。トランジスタ５及び抵抗
器９によって生じる電流が、トランジスタ４を流れる。
ノードＡの電圧は、高い。出力は、エミッタ・フォロワ
構造に接続されたトランジスタ６から取り出される。従
って、出力は、高出力電圧になる。入力が論理的低電圧
から論理的高電圧に上昇すると、トランジスタ３がオン
になり、入力信号がＶREFを交差すると、トランジスタ
４がオフになる。トランジスタ３がオンになると、ノー
ドＡは、高電圧から低電圧に降下し、トランジスタ６の
ベースが低電圧に引き下げられて、低出力電圧が生じ
る。出力は、負荷コンデンサＣLからの放電によって、
高出力電圧から低出力電圧に引き下げられる。負荷コン
デンサＣLは、駆動されるゲートの容量と、巻線容量か
ら構成される。出力を引き下げるのに必要な時間は、入
力信号が論理的低電圧からＶREFに上昇するのに必要な
時間、ノードＡの電圧を引き下げるのに必要な時間、及
び、抵抗器１０を介して、高出力電圧から低出力電圧に
なるようにコンデンサＣLから放電させるのに必要な時
間によって決まる。最後の時間は、抵抗器１０の抵抗に
コンデンサＣLの容量をかけて得られた時定数によって
決まる。従って、高速で引き下げられるようにするた
め、抵抗器１０は、できるだけ小さくしなければならな
い。しかし、この結果、直流電流ＩEFが増大し、従っ
て、消費電力が増すことになる。さらに、待機中、及び
スイッチング時の直流電流ＩEFは、同じになり、結果と
して直流消費電力が増大する。
【０００４】入力が、論理的高電圧から論理的低電圧に
スイッチすると、トランジスタ３はオフになり、トラン
ジスタ４はオンになる。トランジスタ６のベースは、抵
抗器７を介して高電圧に引き上げられ、これによって、
トランジスタ６が強制的にオンになり、出力ノードが充
電されて、高出力電圧が生じる。ＥＣＬ回路１は、抵抗
器７を介してトランジスタ６に対する駆動電流を生じる
のに必要なだけ出力を引き上げる時、その動作が制限さ
れる。ＥＣＬ回路１は、さらに、どちらの差動トランジ
スタがオンであろうと関係なく、電流源をなすトランジ
スタ５及び抵抗器９は、同じスイッチング電流ＩCSを供
給するので、スイッチング電流ＩCSが、抵抗器７及びト
ランジスタ３と、抵抗器８及びトランジスタ４のいずれ
に流れようと、同じになるという制限がある。従って、
抵抗器７及び抵抗器８は、同じ抵抗値を有している。出
力を引き上げるのに必要な時間は、入力信号が論理的高
電圧からＶREFに降下するのに必要な時間、エミッタ・
フォロワ・トランジスタ６を介して低出力電圧から高出
力電圧になるように、コンデンサＣLに充電するのに必
要な時間を決定する、抵抗器７を介してノードＡの電圧
を引き上げるのに必要な時間によって決まる。従って、
ノードＡにおける電圧を高速度で引き上げるため、抵抗
器７、従って、抵抗器８は、できるだけ小さい値になる
ように選択しなければならない。スイッチング電流ＩCS
は、固定電圧の揺れに関して抵抗器７及び８と反比例し
ている。従って、抵抗器７及び８の値が小さいと、スイ
ッチング電流ＩCSが増大する。
スイッチすると、トランジスタ３はオフになり、トラン
ジスタ４はオンになる。トランジスタ６のベースは、抵
抗器７を介して高電圧に引き上げられ、これによって、
トランジスタ６が強制的にオンになり、出力ノードが充
電されて、高出力電圧が生じる。ＥＣＬ回路１は、抵抗
器７を介してトランジスタ６に対する駆動電流を生じる
のに必要なだけ出力を引き上げる時、その動作が制限さ
れる。ＥＣＬ回路１は、さらに、どちらの差動トランジ
スタがオンであろうと関係なく、電流源をなすトランジ
スタ５及び抵抗器９は、同じスイッチング電流ＩCSを供
給するので、スイッチング電流ＩCSが、抵抗器７及びト
ランジスタ３と、抵抗器８及びトランジスタ４のいずれ
に流れようと、同じになるという制限がある。従って、
抵抗器７及び抵抗器８は、同じ抵抗値を有している。出
力を引き上げるのに必要な時間は、入力信号が論理的高
電圧からＶREFに降下するのに必要な時間、エミッタ・
フォロワ・トランジスタ６を介して低出力電圧から高出
力電圧になるように、コンデンサＣLに充電するのに必
要な時間を決定する、抵抗器７を介してノードＡの電圧
を引き上げるのに必要な時間によって決まる。従って、
ノードＡにおける電圧を高速度で引き上げるため、抵抗
器７、従って、抵抗器８は、できるだけ小さい値になる
ように選択しなければならない。スイッチング電流ＩCS
は、固定電圧の揺れに関して抵抗器７及び８と反比例し
ている。従って、抵抗器７及び８の値が小さいと、スイ
ッチング電流ＩCSが増大する。
【０００５】上述のように、従来の高速ＥＣＬ回路に
は、２つの問題がある。（１）プル・ダウン遅延は、抵
抗器１０によって制限される。従って、高速動作の場合
には、抵抗器１０の抵抗値が小さくなり、直流電流ＩEF
が増大することになる。（２）引上げ遅延は、抵抗器７
及び８によって制限される。従って、高速引上げの場合
には、抵抗器７及び８の値が小さくなり、スイッチング
電流ＩCSが増大することになる。
は、２つの問題がある。（１）プル・ダウン遅延は、抵
抗器１０によって制限される。従って、高速動作の場合
には、抵抗器１０の抵抗値が小さくなり、直流電流ＩEF
が増大することになる。（２）引上げ遅延は、抵抗器７
及び８によって制限される。従って、高速引上げの場合
には、抵抗器７及び８の値が小さくなり、スイッチング
電流ＩCSが増大することになる。
【０００６】ＥＣＬ回路１の第１の問題を克服するため
に開発された回路が、IBM Tech.Discl. Bull. 第３２巻
第４Ａ号３７４〜３８０頁（１９８９年）のC.K. Chuan
g及びK.Y. Tohによる“High-Speed ECL Circuit”に示
されている。この回路は、低パワー交流結合能動プル・
ダウン（ＡＰＤ）・エミッタ・フォロワ出力段を実現し
て、直流消費電力を減少させる。ＡＰＤ−ＥＣＬの場
合、抵抗器１０の代りに、ＮＰＮプル・ダウン・トラン
ジスタが用いられ、コレクタは、出力ノードに接続さ
れ、エミッタは、ＶEEに戻され、ベースは、コンデンサ
を介してトランジスタ４のコレクタに交流結合されてい
る。
に開発された回路が、IBM Tech.Discl. Bull. 第３２巻
第４Ａ号３７４〜３８０頁（１９８９年）のC.K. Chuan
g及びK.Y. Tohによる“High-Speed ECL Circuit”に示
されている。この回路は、低パワー交流結合能動プル・
ダウン（ＡＰＤ）・エミッタ・フォロワ出力段を実現し
て、直流消費電力を減少させる。ＡＰＤ−ＥＣＬの場
合、抵抗器１０の代りに、ＮＰＮプル・ダウン・トラン
ジスタが用いられ、コレクタは、出力ノードに接続さ
れ、エミッタは、ＶEEに戻され、ベースは、コンデンサ
を介してトランジスタ４のコレクタに交流結合されてい
る。
【０００７】ＡＰＤ−ＥＣＬ回路の場合、小定常電流を
維持するため、プル・ダウン・トランジスタのベースに
バイアスが加えられる。従来のＥＣＬ回路１のように、
入力信号が論理的低電圧から論理的高電圧に上昇する
と、ノードＡが高電圧レベルから低電圧レベルに降下
し、エミッタ・フォロワ・トランジスタが、カット・オ
フされる。同時に、トランジスタ４のコレクタにおける
電圧は、低電圧レベルから高電圧レベルに上昇し、この
信号は、プル・ダウン・トランジスタのベースに交流結
合される。結合コンデンサによって、過渡電圧パルスが
プル・ダウン・トランジスタのベースに結合され、その
結果、プル・ダウン・トランジスタが強制的に、すぐに
オンになり、大過渡プル・ダウン電流が生じる。従っ
て、小エミッタ・フォロワ電流ＩEFを利用して、それで
も高速プル・ダウンを維持することが可能である。プル
・アップ・トランジスタを瞬間的にオフにすることによ
って、さらに、プル・ダウン遅延が向上する。
維持するため、プル・ダウン・トランジスタのベースに
バイアスが加えられる。従来のＥＣＬ回路１のように、
入力信号が論理的低電圧から論理的高電圧に上昇する
と、ノードＡが高電圧レベルから低電圧レベルに降下
し、エミッタ・フォロワ・トランジスタが、カット・オ
フされる。同時に、トランジスタ４のコレクタにおける
電圧は、低電圧レベルから高電圧レベルに上昇し、この
信号は、プル・ダウン・トランジスタのベースに交流結
合される。結合コンデンサによって、過渡電圧パルスが
プル・ダウン・トランジスタのベースに結合され、その
結果、プル・ダウン・トランジスタが強制的に、すぐに
オンになり、大過渡プル・ダウン電流が生じる。従っ
て、小エミッタ・フォロワ電流ＩEFを利用して、それで
も高速プル・ダウンを維持することが可能である。プル
・アップ・トランジスタを瞬間的にオフにすることによ
って、さらに、プル・ダウン遅延が向上する。
【０００８】ＡＰＤ−ＥＣＬの速度が増し、高出力電圧
から低出力電圧への出力遷移は、従来のＥＣＬ回路１に
おける抵抗器１０を介した放電の場合よりも急峻にな
る。これは、コンデンサＣLの放電に利用される電流
が、ＥＣＬ回路１の受動プル・ダウン・トランジスタに
比べるとはるかに時定数の小さいプル・ダウン・トラン
ジスタによって供給されるためである。ＡＰＤ−ＥＣＬ
の出力段における直流電流は、待機中は小さく、スイッ
チング時には、一瞬にして増大するがＥＣＬ回路１の場
合、ＩEFは、待機中も、スイッチング時にも同じ値であ
るため、ＡＰＤ−ＥＣＬのエミッタ・フォロワ段におけ
る消費電力は、ＥＣＬ回路１の場合に比べてはるかに少
なくなる。ＡＰＤ−ＥＣＬ回路の二次的な利点は、エミ
ッタ・フォロワ・トランジスタ６を通る定常電流が極め
て小さく、従って、出力される高電圧は、従来のＥＣＬ
回路１に比べると約１００ｍＶほどＶCCに近くなる。従
って、より低いＶCCを利用することによって、ＡＰＤ−
ＥＣＬ回路における直流消費電力をさらに減少させるこ
とが可能になる。
から低出力電圧への出力遷移は、従来のＥＣＬ回路１に
おける抵抗器１０を介した放電の場合よりも急峻にな
る。これは、コンデンサＣLの放電に利用される電流
が、ＥＣＬ回路１の受動プル・ダウン・トランジスタに
比べるとはるかに時定数の小さいプル・ダウン・トラン
ジスタによって供給されるためである。ＡＰＤ−ＥＣＬ
の出力段における直流電流は、待機中は小さく、スイッ
チング時には、一瞬にして増大するがＥＣＬ回路１の場
合、ＩEFは、待機中も、スイッチング時にも同じ値であ
るため、ＡＰＤ−ＥＣＬのエミッタ・フォロワ段におけ
る消費電力は、ＥＣＬ回路１の場合に比べてはるかに少
なくなる。ＡＰＤ−ＥＣＬ回路の二次的な利点は、エミ
ッタ・フォロワ・トランジスタ６を通る定常電流が極め
て小さく、従って、出力される高電圧は、従来のＥＣＬ
回路１に比べると約１００ｍＶほどＶCCに近くなる。従
って、より低いＶCCを利用することによって、ＡＰＤ−
ＥＣＬ回路における直流消費電力をさらに減少させるこ
とが可能になる。
【０００９】ＡＰＤ−ＥＣＬ回路は、従来のＥＣＬ回路
１に比べて改良されているが、前者は、上述の第２の問
題を克服するものではない。とりわけ、やはりプル・ア
ップ抵抗器７及び８によって制限されるプル・アップの
場合、論理を高速スイッチングするには、やはり、多量
のスイッチング電流ＩCSが必要になる。
１に比べて改良されているが、前者は、上述の第２の問
題を克服するものではない。とりわけ、やはりプル・ア
ップ抵抗器７及び８によって制限されるプル・アップの
場合、論理を高速スイッチングするには、やはり、多量
のスイッチング電流ＩCSが必要になる。
【００１０】図２は、従来の非しきい値論理（ＮＴＬ）
回路１１の略図である。従来のＮＴＬ回路１１の動作及
び電力／速度性能は、下記の相違点を除けば、ＥＣＬ回
路１について既述のところと同様である。ＮＴＬ回路１
１の場合、入力トランジスタ１２及び１３に差動結合さ
れる基準トランジスタはなく、結果として、エミッタ・
フォロワ・トランジスタ１４のベースにおける電圧は、
入力が低下または上昇すると、すぐに上昇または低下す
ることになる。従って、入力信号がプル・アップ時にＶ
REFまで上昇するのに要する時間に起因すると考えられ
る、ＥＣＬ回路１における遅延成分は、ＮＴＬ回路１１
には存在しない。さらに、基準電圧を必要としないの
で、ＮＴＬ回路は、従来のＥＣＬ回路１に比べて少ない
電力供給で動作させることができ、従って、ＥＣＬ回路
１に比べると、直流電力の消散が少ない。
回路１１の略図である。従来のＮＴＬ回路１１の動作及
び電力／速度性能は、下記の相違点を除けば、ＥＣＬ回
路１について既述のところと同様である。ＮＴＬ回路１
１の場合、入力トランジスタ１２及び１３に差動結合さ
れる基準トランジスタはなく、結果として、エミッタ・
フォロワ・トランジスタ１４のベースにおける電圧は、
入力が低下または上昇すると、すぐに上昇または低下す
ることになる。従って、入力信号がプル・アップ時にＶ
REFまで上昇するのに要する時間に起因すると考えられ
る、ＥＣＬ回路１における遅延成分は、ＮＴＬ回路１１
には存在しない。さらに、基準電圧を必要としないの
で、ＮＴＬ回路は、従来のＥＣＬ回路１に比べて少ない
電力供給で動作させることができ、従って、ＥＣＬ回路
１に比べると、直流電力の消散が少ない。
【００１１】ＥＣＬ回路１に存在する２つの問題が、や
はり、従来のＮＴＬ回路１にも存在する。（１）プル・
ダウン遅延が抵抗器１８によって制限される。従って、
高速度で動作すると、抵抗器の抵抗値が小さくなり、直
流電流ＩEFが増大する。（２）プル・アップ遅延は、プ
ル・アップ抵抗器１５によって制限される。従って、高
速度でプル・アップすると、プル・アップ抵抗器１５の
抵抗値が小さくなり、スイッチング電流ＩCSが増大す
る。
はり、従来のＮＴＬ回路１にも存在する。（１）プル・
ダウン遅延が抵抗器１８によって制限される。従って、
高速度で動作すると、抵抗器の抵抗値が小さくなり、直
流電流ＩEFが増大する。（２）プル・アップ遅延は、プ
ル・アップ抵抗器１５によって制限される。従って、高
速度でプル・アップすると、プル・アップ抵抗器１５の
抵抗値が小さくなり、スイッチング電流ＩCSが増大す
る。
【００１２】ＮＴＬ回路１における第１の問題を克服す
るために開発された回路については、１９８９年５月の
Dig. of Tech. Papers,Symp. on VLSI Cirs. の１１〜
１２頁に掲載された、M. Usami 及び N. Shiozawa によ
る“SPL（Super Push-PullLogic）A Bipolar Novel Low
-Power High-Speed Logic Circuit”に解説されてい
る。ＳＰＬ回路は、交流結合された能動プル・ダウン・
トランジスタを用いることによって直流消費電力を散逸
させるという点で、ＡＰＤ−ＥＣＬと動作が同様であ
る。ＳＰＬ回路の場合、プル・ダウン・トランジスタ
が、コンデンサを介して入力トランジスタのエミッタに
交流結合されている。プル・ダウン・トランジスタは、
エミッタ・フォロワ・トランジスタ１４のエミッタ、及
び、出力ノードに結合されており、プル・ダウン・トラ
ンジスタのエミッタは、ＶEEに戻される。コンデンサに
よって、過渡電圧パルスがプル・ダウン・トランジスタ
のベースに結合されると、プル・ダウン・トランジスタ
がオンになり、大過渡プル・ダウン電流が生じる。しか
しながら、ＳＰＬ回路は、上述の第２の問題を克服する
ものではない。とりわけ、やはりプル・アップ抵抗器１
５によって制限されるプル・アップの場合、論理段の高
速スイッチングを行なうのにも、大スイッチング電流Ｉ
CSが必要になる。
るために開発された回路については、１９８９年５月の
Dig. of Tech. Papers,Symp. on VLSI Cirs. の１１〜
１２頁に掲載された、M. Usami 及び N. Shiozawa によ
る“SPL（Super Push-PullLogic）A Bipolar Novel Low
-Power High-Speed Logic Circuit”に解説されてい
る。ＳＰＬ回路は、交流結合された能動プル・ダウン・
トランジスタを用いることによって直流消費電力を散逸
させるという点で、ＡＰＤ−ＥＣＬと動作が同様であ
る。ＳＰＬ回路の場合、プル・ダウン・トランジスタ
が、コンデンサを介して入力トランジスタのエミッタに
交流結合されている。プル・ダウン・トランジスタは、
エミッタ・フォロワ・トランジスタ１４のエミッタ、及
び、出力ノードに結合されており、プル・ダウン・トラ
ンジスタのエミッタは、ＶEEに戻される。コンデンサに
よって、過渡電圧パルスがプル・ダウン・トランジスタ
のベースに結合されると、プル・ダウン・トランジスタ
がオンになり、大過渡プル・ダウン電流が生じる。しか
しながら、ＳＰＬ回路は、上述の第２の問題を克服する
ものではない。とりわけ、やはりプル・アップ抵抗器１
５によって制限されるプル・アップの場合、論理段の高
速スイッチングを行なうのにも、大スイッチング電流Ｉ
CSが必要になる。
【００１３】
【発明が解決しようとする課題】本発明は、ＥＣＬ及び
ＮＴＬ回路が高速動作し、直流消費電力が最小で、スイ
ッチング電流ＩCSが少なくてすむようにすることができ
る交流結合相補形プッシュ・プル出力段を備えたＥＣＬ
及びＮＴＬ回路の提供を目的とするものである。
ＮＴＬ回路が高速動作し、直流消費電力が最小で、スイ
ッチング電流ＩCSが少なくてすむようにすることができ
る交流結合相補形プッシュ・プル出力段を備えたＥＣＬ
及びＮＴＬ回路の提供を目的とするものである。
【００１４】
【課題を解決するための手段】従来のＥＣＬ回路と同
様、本ＥＣＬ回路は、基準トランジスタに差動結合され
た複数の入力トランジスタを備えている。スイッチング
電流ＩCSは、共通のエミッタ・ノードから取り出され、
入力トランジスタの共通コレクタ・ノードにおける信号
が、エミッタ・フォロワ・トランジスタのベースに加え
られる。出力は、１対の相補形プッシュ・プル（ＰＮＰ
−ＮＰＮ）トランジスタの共通のコレクタ・ノードに接
続された、エミッタ・フォロワ・トランジスタのエミッ
タから取り出される。カット・イン（‘ほぼオン’）状
態になるように相補形トランジスタにバイアスを加え、
出力段の待機電流を小さい値に保つため、バイアス手段
が設けられている。入力トランジスタの共通のエミッタ
・ノードと相補形トランジスタのべースとの間に接続さ
れたパルス結合手段を利用して、入力信号のレプリカか
ら得られた過渡電圧パルスが前記ベースに加えられ、一
瞬にして相補形トランジスタの一方が、強制的に、導通
状態になり、もう一方はオフになる。これによって、導
通トランジスタに大過渡電流が流れ、出力ノードの電圧
が高速度でプル・アップまたはプル・ダウンされる。
様、本ＥＣＬ回路は、基準トランジスタに差動結合され
た複数の入力トランジスタを備えている。スイッチング
電流ＩCSは、共通のエミッタ・ノードから取り出され、
入力トランジスタの共通コレクタ・ノードにおける信号
が、エミッタ・フォロワ・トランジスタのベースに加え
られる。出力は、１対の相補形プッシュ・プル（ＰＮＰ
−ＮＰＮ）トランジスタの共通のコレクタ・ノードに接
続された、エミッタ・フォロワ・トランジスタのエミッ
タから取り出される。カット・イン（‘ほぼオン’）状
態になるように相補形トランジスタにバイアスを加え、
出力段の待機電流を小さい値に保つため、バイアス手段
が設けられている。入力トランジスタの共通のエミッタ
・ノードと相補形トランジスタのべースとの間に接続さ
れたパルス結合手段を利用して、入力信号のレプリカか
ら得られた過渡電圧パルスが前記ベースに加えられ、一
瞬にして相補形トランジスタの一方が、強制的に、導通
状態になり、もう一方はオフになる。これによって、導
通トランジスタに大過渡電流が流れ、出力ノードの電圧
が高速度でプル・アップまたはプル・ダウンされる。
【００１５】入力信号が論理的低電圧から論理的高電圧
に上昇する際、入力信号が基準電圧より高くなると、共
通エミッタ・ノードに電圧が生じる。この信号は、さら
に、２つのコンデンサを介して相補形プッシュ・プル・
トランジスタのベースに交流結合される。該コンデンサ
は、正の電圧パルスを発生して、プル・アップＰＮＰト
ランジスタをオフにし、プル・ダウンＮＰＮトランジス
タをオンにして、大過渡プル・ダウン電流を生じさせ、
負荷コンデンサから放電させる。この結果、高出力電圧
から低出力電圧への出力遷移が従来のＥＣＬ回路に比べ
て高速になる。これは、負荷コンデンサの放電電流が、
従来のＥＣＬ回路の受動プル・ダウン・トランジスタに
比べて、はるかに時定数の小さいプル・ダウンＮＰＮト
ランジスタによって供給されるためである。直流電流
は、待機中、小さくなり、スイッチング時には、ほんの
瞬間的に上昇するので、出力段の消費電力は、大幅に減
少する。
に上昇する際、入力信号が基準電圧より高くなると、共
通エミッタ・ノードに電圧が生じる。この信号は、さら
に、２つのコンデンサを介して相補形プッシュ・プル・
トランジスタのベースに交流結合される。該コンデンサ
は、正の電圧パルスを発生して、プル・アップＰＮＰト
ランジスタをオフにし、プル・ダウンＮＰＮトランジス
タをオンにして、大過渡プル・ダウン電流を生じさせ、
負荷コンデンサから放電させる。この結果、高出力電圧
から低出力電圧への出力遷移が従来のＥＣＬ回路に比べ
て高速になる。これは、負荷コンデンサの放電電流が、
従来のＥＣＬ回路の受動プル・ダウン・トランジスタに
比べて、はるかに時定数の小さいプル・ダウンＮＰＮト
ランジスタによって供給されるためである。直流電流
は、待機中、小さくなり、スイッチング時には、ほんの
瞬間的に上昇するので、出力段の消費電力は、大幅に減
少する。
【００１６】入力が低下すると、入力トランジスタの共
通のエミッタ・ノードに、すぐに電圧が生じ、２つのコ
ンデンサを介して、逆方向のパルスが相補形プッシュ・
プル・トランジスタに加えられる。この結果、プル・ア
ップＰＮＰトランジスタが、強制的にオンになり、プル
・ダウンＮＰＮトランジスタが急速に、瞬間的にオフに
なるので、大過渡プル・アップ電流が生じる。また、出
力エミッタ・フォロワ・トランジスタによって、少量の
プル・アップ電流も供給される。従って、プル・アップ
電流は、ほとんどプル・アップＰＮＰトランジスタによ
って供給されるので、出力エミッタ・フォロワ・トラン
ジスタによって供給されるのは、ほんの数分の１でしか
ない。プル・アップ遅延は、もはやプル・アップ抵抗器
に依存することはない。プル・アップ抵抗器は、エミッ
タ・フォロワ・トランジスタを介して出力論理レベルを
設定するためにだけ用いられる。大プル・アップ抵抗
器、従って、小スイッチング電流ＩCSは、もはやプル・
アップ遅延経路内にはないので、速度を低下させずに用
いることが可能になる。結果として、本ＥＣＬ回路は、
従来のＥＣＬ及びＡＰＤ−ＥＣＬ回路に比べて、直流消
費電力が少なく、スイッチング電流ＩCSの小さい動作が
可能になる。
通のエミッタ・ノードに、すぐに電圧が生じ、２つのコ
ンデンサを介して、逆方向のパルスが相補形プッシュ・
プル・トランジスタに加えられる。この結果、プル・ア
ップＰＮＰトランジスタが、強制的にオンになり、プル
・ダウンＮＰＮトランジスタが急速に、瞬間的にオフに
なるので、大過渡プル・アップ電流が生じる。また、出
力エミッタ・フォロワ・トランジスタによって、少量の
プル・アップ電流も供給される。従って、プル・アップ
電流は、ほとんどプル・アップＰＮＰトランジスタによ
って供給されるので、出力エミッタ・フォロワ・トラン
ジスタによって供給されるのは、ほんの数分の１でしか
ない。プル・アップ遅延は、もはやプル・アップ抵抗器
に依存することはない。プル・アップ抵抗器は、エミッ
タ・フォロワ・トランジスタを介して出力論理レベルを
設定するためにだけ用いられる。大プル・アップ抵抗
器、従って、小スイッチング電流ＩCSは、もはやプル・
アップ遅延経路内にはないので、速度を低下させずに用
いることが可能になる。結果として、本ＥＣＬ回路は、
従来のＥＣＬ及びＡＰＤ−ＥＣＬ回路に比べて、直流消
費電力が少なく、スイッチング電流ＩCSの小さい動作が
可能になる。
【００１７】交流結合相補形プッシュ・プルＥＣＬ回路
の動作、及び、消費電力、速度、及び、スイッチング電
流の改良は、開示の交流結合相補形プッシュ・プルＮＴ
Ｌ回路にも同じく適用することができる。従って、開示
のＮＴＬ回路は、従来のＮＴＬ及びＳＰＬ回路に比べて
直流消費電力が少なく、スイッチング電流の小さい動作
が可能になる。
の動作、及び、消費電力、速度、及び、スイッチング電
流の改良は、開示の交流結合相補形プッシュ・プルＮＴ
Ｌ回路にも同じく適用することができる。従って、開示
のＮＴＬ回路は、従来のＮＴＬ及びＳＰＬ回路に比べて
直流消費電力が少なく、スイッチング電流の小さい動作
が可能になる。
【００１８】
【実施例】図３は、交流結合相補形プッシュ・プル出力
段を用いるＥＣＬ回路１９の概略図である。ＥＣＬ回路
１９は、論理（電流スイッチ）段にごく少量のスイッチ
ング電流を用いて、適正な論理レベルを保ち、同時に、
論理段の大プル・アップ抵抗器２７及び２８によるスイ
ッチング速度に対する影響を排除できるようにすること
によって、ＥＣＬ回路要素のパワー／速度性能を改良す
る。
段を用いるＥＣＬ回路１９の概略図である。ＥＣＬ回路
１９は、論理（電流スイッチ）段にごく少量のスイッチ
ング電流を用いて、適正な論理レベルを保ち、同時に、
論理段の大プル・アップ抵抗器２７及び２８によるスイ
ッチング速度に対する影響を排除できるようにすること
によって、ＥＣＬ回路要素のパワー／速度性能を改良す
る。
【００１９】図３のＥＣＬ回路１９には、複数のＮＰＮ
バイポーラ・トランジスタ２０〜２５と、１つのＰＮＰ
バイポーラ・トランジスタ２６が含まれている。ＥＣＬ
回路１９は、供給される２つまたは３つの電圧レベルで
動作させるように設計されている。ＥＣＬ回路要素の現
在の傾向は、３つの電圧レベルを利用することにある。
第１のレベルは、ＶCCであり、第２のレベルは、ＶCCよ
りも低電圧のＶTであり、第３のレベルは、ＶTよりも低
電圧のＶEEである。ＥＣＬ回路１９には、基準バイポー
ラ・トランジスタ２２に差動結合された少なくとも１つ
の入力バイポーラ・トランジスタ２１も含まれている。
追加入力トランジスタは、図示のように、バイポーラ・
トランジスタ２０によって入力バイポーラ・トランジス
タ２１と並列に接続することができる。バイポーラ・ト
ランジスタ２３及び抵抗器２９によって、差動バイポー
ラ・トランジスタ２１及び２２に対するスイッチング電
流ＩCSが生じる。バイポーラ・トランジスタ２２は、Ｅ
ＣＬ回路１９の論理的高電圧と論理的低電圧の間の中央
値に等しい基準電圧ＶREFに接続されている。電源ＶCC
は、抵抗器２７を介してバイポーラ・トランジスタ２７
のコレクタ、及び、抵抗器２８を介してバイポーラ・ト
ランジスタ２２のコレクタに接続されている。バイポー
ラ・トランジスタ２４は、ベースがバイポーラ・トラン
ジスタ２１のコレクタに接続され、エミッタが出力に接
続されて、エミッタ・フォロワ構造をなしている。トラ
ンジスタ２４のコレクタは、電源ＶCCに直接接続され
る。
バイポーラ・トランジスタ２０〜２５と、１つのＰＮＰ
バイポーラ・トランジスタ２６が含まれている。ＥＣＬ
回路１９は、供給される２つまたは３つの電圧レベルで
動作させるように設計されている。ＥＣＬ回路要素の現
在の傾向は、３つの電圧レベルを利用することにある。
第１のレベルは、ＶCCであり、第２のレベルは、ＶCCよ
りも低電圧のＶTであり、第３のレベルは、ＶTよりも低
電圧のＶEEである。ＥＣＬ回路１９には、基準バイポー
ラ・トランジスタ２２に差動結合された少なくとも１つ
の入力バイポーラ・トランジスタ２１も含まれている。
追加入力トランジスタは、図示のように、バイポーラ・
トランジスタ２０によって入力バイポーラ・トランジス
タ２１と並列に接続することができる。バイポーラ・ト
ランジスタ２３及び抵抗器２９によって、差動バイポー
ラ・トランジスタ２１及び２２に対するスイッチング電
流ＩCSが生じる。バイポーラ・トランジスタ２２は、Ｅ
ＣＬ回路１９の論理的高電圧と論理的低電圧の間の中央
値に等しい基準電圧ＶREFに接続されている。電源ＶCC
は、抵抗器２７を介してバイポーラ・トランジスタ２７
のコレクタ、及び、抵抗器２８を介してバイポーラ・ト
ランジスタ２２のコレクタに接続されている。バイポー
ラ・トランジスタ２４は、ベースがバイポーラ・トラン
ジスタ２１のコレクタに接続され、エミッタが出力に接
続されて、エミッタ・フォロワ構造をなしている。トラ
ンジスタ２４のコレクタは、電源ＶCCに直接接続され
る。
【００２０】入力バイポーラ・トランジスタの共通エミ
ッタ・ノードＣにおける電圧は、コンデンサ３４及び３
５を介して、それぞれ、相補形バイポーラ・トランジス
タ２５及び２６のベースに交流結合されている。バイポ
ーラ・トランジスタ２５のコレクタは、バイポーラ・ト
ランジスタ２６のコレクタに接続されており、その両方
とも、出力端子に接続されている。バイポーラ・トラン
ジスタ２５のエミッタは、電圧源ＶTに接続され、バイ
ポーラ・トランジスタ２６のエミッタは、電圧源ＶCCに
接続されている。ＥＣＬ回路１９には、さらに、抵抗器
３０、３２、及び、３３と、ダイオード３１から成るバ
イアス回路が含まれている。このバイアス回路を利用し
て、カット・イン（‘ほぼオン’）状態になるようにバ
イポーラ・トランジスタ２５にバイアスをかけることに
よって、バイポーラ・トランジスタ２５及び２６に待機
電流が生じる。
ッタ・ノードＣにおける電圧は、コンデンサ３４及び３
５を介して、それぞれ、相補形バイポーラ・トランジス
タ２５及び２６のベースに交流結合されている。バイポ
ーラ・トランジスタ２５のコレクタは、バイポーラ・ト
ランジスタ２６のコレクタに接続されており、その両方
とも、出力端子に接続されている。バイポーラ・トラン
ジスタ２５のエミッタは、電圧源ＶTに接続され、バイ
ポーラ・トランジスタ２６のエミッタは、電圧源ＶCCに
接続されている。ＥＣＬ回路１９には、さらに、抵抗器
３０、３２、及び、３３と、ダイオード３１から成るバ
イアス回路が含まれている。このバイアス回路を利用し
て、カット・イン（‘ほぼオン’）状態になるようにバ
イポーラ・トランジスタ２５にバイアスをかけることに
よって、バイポーラ・トランジスタ２５及び２６に待機
電流が生じる。
【００２１】入力信号が論理的高電圧から論理的低電圧
に低下すると、バイポーラ・トランジスタ２１がオフに
スイッチされ、バイポーラ・トランジスタ２２がオンに
スイッチされる。従って、バイポーラ・トランジスタ２
３及び抵抗器２９によって供給されるスイッチング電流
ＩCSは、バイポーラ・トランジスタ２１からバイポーラ
・トランジスタ２２にスイッチされる。ノードＢの電圧
は、低電圧から高電圧に上昇する。出力は、バイポーラ
・トランジスタ２４のエミッタから取り出されるので、
出力電圧は、低出力電圧から高出力電圧に上昇する。入
力がＶREFを交差するまで、共通エミッタ・ノードＣの
電圧は、入力信号のすぐあとに続き、その時点で、Ｖ
REF−バイポーラ・トランジスタ２２のベース・エミッ
タ間電圧ＶBE2 2にとどまることになる。従って、入力が
論理的高電圧の場合には、ノードＣの電圧が、論理的高
電圧−ＶBE21に等しくなり、入力が論理的低電圧の場合
には、ノードＣの電圧が、ＶREF−ＶBE22に等しくなる
ので、ノードＣの信号は、入力信号のレプリカになる。
バイポーラ・トランジスタ２５及び２６は、抵抗器３
０、３２、及び、３３と、ダイオード３１によってカッ
ト・イン状態になるようにバイアスが加えられ、バイポ
ーラ・トランジスタ２５及び２６が少量の待機電流に保
たれる。共通エミッタ・ノードＣの電圧信号は、コンデ
ンサ３４及び３５を介して、それぞれ相補形バイポーラ
・トランジスタ２５及び２６のベースに交流結合され
る。コンデンサ３４及び３５によって、入力信号のレプ
リカから得られる負電圧パルスがバイポーラ・トランジ
スタ２５及び２６のベースに結合され、プル・ダウンＮ
ＰＮバイポーラ・トランジスタ２５がオフになり、プル
・アップＰＮＰバイポーラ・トランジスタ２６が急速
に、瞬間的にオンになって、大過渡プル・アップ電流Ｉ
PIが生じる。バイポーラ・トランジスタ２５及び２６
は、すぐに待機状態に戻ることになる。
に低下すると、バイポーラ・トランジスタ２１がオフに
スイッチされ、バイポーラ・トランジスタ２２がオンに
スイッチされる。従って、バイポーラ・トランジスタ２
３及び抵抗器２９によって供給されるスイッチング電流
ＩCSは、バイポーラ・トランジスタ２１からバイポーラ
・トランジスタ２２にスイッチされる。ノードＢの電圧
は、低電圧から高電圧に上昇する。出力は、バイポーラ
・トランジスタ２４のエミッタから取り出されるので、
出力電圧は、低出力電圧から高出力電圧に上昇する。入
力がＶREFを交差するまで、共通エミッタ・ノードＣの
電圧は、入力信号のすぐあとに続き、その時点で、Ｖ
REF−バイポーラ・トランジスタ２２のベース・エミッ
タ間電圧ＶBE2 2にとどまることになる。従って、入力が
論理的高電圧の場合には、ノードＣの電圧が、論理的高
電圧−ＶBE21に等しくなり、入力が論理的低電圧の場合
には、ノードＣの電圧が、ＶREF−ＶBE22に等しくなる
ので、ノードＣの信号は、入力信号のレプリカになる。
バイポーラ・トランジスタ２５及び２６は、抵抗器３
０、３２、及び、３３と、ダイオード３１によってカッ
ト・イン状態になるようにバイアスが加えられ、バイポ
ーラ・トランジスタ２５及び２６が少量の待機電流に保
たれる。共通エミッタ・ノードＣの電圧信号は、コンデ
ンサ３４及び３５を介して、それぞれ相補形バイポーラ
・トランジスタ２５及び２６のベースに交流結合され
る。コンデンサ３４及び３５によって、入力信号のレプ
リカから得られる負電圧パルスがバイポーラ・トランジ
スタ２５及び２６のベースに結合され、プル・ダウンＮ
ＰＮバイポーラ・トランジスタ２５がオフになり、プル
・アップＰＮＰバイポーラ・トランジスタ２６が急速
に、瞬間的にオンになって、大過渡プル・アップ電流Ｉ
PIが生じる。バイポーラ・トランジスタ２５及び２６
は、すぐに待機状態に戻ることになる。
【００２２】プル・アップ遷移時、ノードＢは、抵抗器
２１によって高電圧に引き上げられる。従って、大過渡
電流ＩP1が、バイポーラ・トランジスタ２６を通って流
れる間、少量のプル・アップ電流ＩEFがバイポーラ・ト
ランジスタ２４を通って、出力ノードに流れ込む。従っ
て、出力は、ほとんど、バイポーラ・トランジスタ２６
からのプル・アップ電流ＩP1によって低出力電圧から高
出力電圧に引き上げられるが、バイポーラ・トランジス
タ２４からのプル・アップ電流ＩEFによって引き上げら
れるのはほんのわずかでしかない。結果として、従来の
ＥＣＬ回路１及びＡＰＤ−ＥＣＬ回路の場合と同様、抵
抗器２７は、もはやプル・アップ遅延経路内にはない。
スイッチング電流ＩCSは、抵抗器２７及びバイポーラ・
トランジスタ２１と、抵抗器２８及びバイポーラ・トラ
ンジスタ２２のいずれを通って流れるかに関係なく、同
じであるため、抵抗器２７及び２８は、抵抗値が同じで
ある。抵抗器２７及び２８は、エミッタ・フォロワ・バ
イポーラ・トランジスタ２４を介して出力論理レベルを
設定するのに用いられるだけである。抵抗器２７及び２
８には大抵抗を利用することが可能であり、従って、こ
の場合、速度を低下させずに小スイッチング電流ＩCSを
用いることができる。利用するスイッチング電流ＩCSを
少量にして、なおかつ、論理段の高速スイッチングを可
能にすることができるので、従来のＥＣＬ及びＡＰＤ−
ＥＣＬ回路に比べて、ＥＣＬ回路１９の直流消費電力が
大幅に減少することになる。
２１によって高電圧に引き上げられる。従って、大過渡
電流ＩP1が、バイポーラ・トランジスタ２６を通って流
れる間、少量のプル・アップ電流ＩEFがバイポーラ・ト
ランジスタ２４を通って、出力ノードに流れ込む。従っ
て、出力は、ほとんど、バイポーラ・トランジスタ２６
からのプル・アップ電流ＩP1によって低出力電圧から高
出力電圧に引き上げられるが、バイポーラ・トランジス
タ２４からのプル・アップ電流ＩEFによって引き上げら
れるのはほんのわずかでしかない。結果として、従来の
ＥＣＬ回路１及びＡＰＤ−ＥＣＬ回路の場合と同様、抵
抗器２７は、もはやプル・アップ遅延経路内にはない。
スイッチング電流ＩCSは、抵抗器２７及びバイポーラ・
トランジスタ２１と、抵抗器２８及びバイポーラ・トラ
ンジスタ２２のいずれを通って流れるかに関係なく、同
じであるため、抵抗器２７及び２８は、抵抗値が同じで
ある。抵抗器２７及び２８は、エミッタ・フォロワ・バ
イポーラ・トランジスタ２４を介して出力論理レベルを
設定するのに用いられるだけである。抵抗器２７及び２
８には大抵抗を利用することが可能であり、従って、こ
の場合、速度を低下させずに小スイッチング電流ＩCSを
用いることができる。利用するスイッチング電流ＩCSを
少量にして、なおかつ、論理段の高速スイッチングを可
能にすることができるので、従来のＥＣＬ及びＡＰＤ−
ＥＣＬ回路に比べて、ＥＣＬ回路１９の直流消費電力が
大幅に減少することになる。
【００２３】入力信号が論理的低電圧から論理的高電圧
に上昇する際、入力がＶREFと交差すると、共通エミッ
タ・ノードＣに電圧が生じ、この結果、入力信号のレプ
リカが得られることになる。入力がＶREFと交差する
と、バイポーラ・トランジスタ２１はオンになり、一
方、バイポーラ・トランジスタ２２はオフになる。ノー
ドＢの電圧は、高電圧から低電圧に降下することにな
る。このため、出力は、高出力電圧から低出力電圧に降
下する。コンデンサ３４及び３５によって、レプリカ信
号から得られる正電圧パルスがバイポーラ・トランジス
タ２５及び２６のベースに結合され、プル・ダウンＮＰ
Ｎバイポーラ・トランジスタ２５が強制的にオンにな
り、プル・アップＰＮＰバイポーラ・トランジスタ２６
が急速に、瞬間的にオフになって、大過渡プル・ダウン
電流ＩN1が生じ、出力ノードから急速に放電される。
に上昇する際、入力がＶREFと交差すると、共通エミッ
タ・ノードＣに電圧が生じ、この結果、入力信号のレプ
リカが得られることになる。入力がＶREFと交差する
と、バイポーラ・トランジスタ２１はオンになり、一
方、バイポーラ・トランジスタ２２はオフになる。ノー
ドＢの電圧は、高電圧から低電圧に降下することにな
る。このため、出力は、高出力電圧から低出力電圧に降
下する。コンデンサ３４及び３５によって、レプリカ信
号から得られる正電圧パルスがバイポーラ・トランジス
タ２５及び２６のベースに結合され、プル・ダウンＮＰ
Ｎバイポーラ・トランジスタ２５が強制的にオンにな
り、プル・アップＰＮＰバイポーラ・トランジスタ２６
が急速に、瞬間的にオフになって、大過渡プル・ダウン
電流ＩN1が生じ、出力ノードから急速に放電される。
【００２４】この結果、待機電流ＩN1が小量に保たれ、
大量の過渡電流ＩN1が用いられるのは、スイッチング時
だけになるので、従来のＥＣＬ回路に比べると、直流消
費電力が改善されることになる。さらに、ＥＣＬ回路１
９のプル・ダウン遅延は、もはや、従来のＥＣＬ回路１
のようにエミッタ・フォロワ抵抗器によって制限されな
くなる。
大量の過渡電流ＩN1が用いられるのは、スイッチング時
だけになるので、従来のＥＣＬ回路に比べると、直流消
費電力が改善されることになる。さらに、ＥＣＬ回路１
９のプル・ダウン遅延は、もはや、従来のＥＣＬ回路１
のようにエミッタ・フォロワ抵抗器によって制限されな
くなる。
【００２５】ＥＣＬ回路１９のプル・ダウン遅延は、Ａ
ＰＤ−ＥＣＬ回路におけるようなプル・アップ遅延に比
べてさらに長くなる。これは、入力が論理的低電圧から
論理的高電圧に上昇する場合、共通エミッタ・ノードＣ
に電圧が生じるのは、入力が基準電圧ＶREFと交差した
後に限られるが、入力が論理的高電圧から論理的低電圧
に降下する場合には、入力直後に、共通エミッタ・ノー
ドＣに電圧が生じるためである。従来のＥＣＬ回路の場
合、両方の遷移とも、入力が基準電圧と交差するまで
は、電流のスイッチングが行なわれないという点に留意
されたい。
ＰＤ−ＥＣＬ回路におけるようなプル・アップ遅延に比
べてさらに長くなる。これは、入力が論理的低電圧から
論理的高電圧に上昇する場合、共通エミッタ・ノードＣ
に電圧が生じるのは、入力が基準電圧ＶREFと交差した
後に限られるが、入力が論理的高電圧から論理的低電圧
に降下する場合には、入力直後に、共通エミッタ・ノー
ドＣに電圧が生じるためである。従来のＥＣＬ回路の場
合、両方の遷移とも、入力が基準電圧と交差するまで
は、電流のスイッチングが行なわれないという点に留意
されたい。
【００２６】ＥＣＬ回路１９の電源及び入力／出力電圧
レベルは、従来のＥＣＬ回路と互換性があるので、同じ
チップ上で従来のＥＣＬ回路と混合することができる。
レベルは、従来のＥＣＬ回路と互換性があるので、同じ
チップ上で従来のＥＣＬ回路と混合することができる。
【００２７】図４には、交流結合相補形プッシュ・プル
出力段を利用するＮＴＬ回路３６の概略図である。ＮＴ
Ｌ回路３６は、論理段にごくわずかなスイッチング電流
を用いて、適正な論理レベルを保ち、同時に、論理段の
プル・アップ抵抗器４３によるスイッチング速度に対す
る影響を排除できるようにすることによって、ＮＴＬ回
路要素の電力／速度性能を向上させる。
出力段を利用するＮＴＬ回路３６の概略図である。ＮＴ
Ｌ回路３６は、論理段にごくわずかなスイッチング電流
を用いて、適正な論理レベルを保ち、同時に、論理段の
プル・アップ抵抗器４３によるスイッチング速度に対す
る影響を排除できるようにすることによって、ＮＴＬ回
路要素の電力／速度性能を向上させる。
【００２８】図４のＮＴＬ回路３９には、複数のＮＰＮ
バイポーラ・トランジスタ３７〜４０及び１つのＰＮＰ
バイポーラ・トランジスタ４１が含まれている。ＮＴＬ
回路３６は、供給される２つまたは３つの電圧レベルで
動作するように設計されている。ＮＴＬ回路要素の現在
の傾向は、３つの電圧レベルを利用することにある。第
１の電圧源は、ＶCCであり、第２のレベルは、ＶCCより
も低い電圧のＶEEであり、第３のレベルは、ＶTよりも
低い電圧のＶEEである。ＮＴＬ回路３６には、少なくと
も１つの入力バイポーラ・トランジスタが含まれてい
る。追加入力バイポーラ・トランジスタは、バイポーラ
・トランジスタ３７によって、図示のように、入力バイ
ポーラ・トランジスタ３８と並列に接続することができ
る。出力は、入力信号のＮＯＲ機能を実施する。相補形
プッシュ・プル・バイポーラ・トランジスタ４０及び４
１のベースに接続されたコンデンサ４４及び４５によっ
て。交流結合手段が形成されている。ＮＴＬ回路３６に
は、抵抗器４６、４７、及び、４９と、ダイオード４８
から成るバイアス回路も含まれている。バイアス回路を
利用して、カット・イン状態になるようにバイポーラ・
トランジスタ４０及び４１にバイアスを加えることによ
って、バイポーラ・トランジスタ４０及び４１に待機電
流が生じる。
バイポーラ・トランジスタ３７〜４０及び１つのＰＮＰ
バイポーラ・トランジスタ４１が含まれている。ＮＴＬ
回路３６は、供給される２つまたは３つの電圧レベルで
動作するように設計されている。ＮＴＬ回路要素の現在
の傾向は、３つの電圧レベルを利用することにある。第
１の電圧源は、ＶCCであり、第２のレベルは、ＶCCより
も低い電圧のＶEEであり、第３のレベルは、ＶTよりも
低い電圧のＶEEである。ＮＴＬ回路３６には、少なくと
も１つの入力バイポーラ・トランジスタが含まれてい
る。追加入力バイポーラ・トランジスタは、バイポーラ
・トランジスタ３７によって、図示のように、入力バイ
ポーラ・トランジスタ３８と並列に接続することができ
る。出力は、入力信号のＮＯＲ機能を実施する。相補形
プッシュ・プル・バイポーラ・トランジスタ４０及び４
１のベースに接続されたコンデンサ４４及び４５によっ
て。交流結合手段が形成されている。ＮＴＬ回路３６に
は、抵抗器４６、４７、及び、４９と、ダイオード４８
から成るバイアス回路も含まれている。バイアス回路を
利用して、カット・イン状態になるようにバイポーラ・
トランジスタ４０及び４１にバイアスを加えることによ
って、バイポーラ・トランジスタ４０及び４１に待機電
流が生じる。
【００２９】ＮＴＬ回路３６によって、速度を低下させ
ることなく、直流消費電力及びスイッチング電流を減少
させることができる。ＮＴＬ回路３６の特性及び電力／
速度性能は、ＮＴＬ回路３６の動作に関連して後述する
相違点を除くと、ＥＣＬ回路１９と同様である。
ることなく、直流消費電力及びスイッチング電流を減少
させることができる。ＮＴＬ回路３６の特性及び電力／
速度性能は、ＮＴＬ回路３６の動作に関連して後述する
相違点を除くと、ＥＣＬ回路１９と同様である。
【００３０】入力信号が論理的高電圧から論理的低電圧
に降下すると、その直後に、ノードＥに電圧が生じる。
ノードＥの電圧信号は、コンデンサ４４及び４５を介し
て、それぞれ、バイポーラ・トランジスタ４０及び４１
のベースに交流結合される。コンデンサ４４及び４５
は、負電圧パルスをバイポーラ・トランジスタ４０及び
４１のベースに結合することによって、バイポーラ・ト
ランジスタ４１を強制的に、瞬間的にスイッチし、大過
渡プル・アップ電流を生じさせて、出力ノードが充電さ
れるようにする。ＥＣＬ回路１９のように、バイポーラ
・トランジスタ３９によって、供給されるプル・アップ
電流の量も、はるかに少なくなる。従って、出力は、ほ
とんど、バイポーラ・トランジスタ４１によって低出力
電圧から高出力電圧に引き上げられ、バイポーラ・トラ
ンジスタ３９によって引き上げられるのは、ほんのわず
かでしかない。結果として、従来のＮＴＬ回路１１及び
ＳＰＬ回路の場合と同様、抵抗器４３は、もはやプル・
アップ遅延経路にはない。抵抗器４３は、エミッタ・フ
ォロワ・バイポーラ・トランジスタ３９を介した出力論
理レベルの設定にしか用いられない。従って、速度を低
下させることなく、大抵抗器４３、すなわち、小スイッ
チング電流を利用することができる。さらに、利用する
スイッチング電流を少量にして、なおかつ、論理段のス
イッチングを高速にすることができる。
に降下すると、その直後に、ノードＥに電圧が生じる。
ノードＥの電圧信号は、コンデンサ４４及び４５を介し
て、それぞれ、バイポーラ・トランジスタ４０及び４１
のベースに交流結合される。コンデンサ４４及び４５
は、負電圧パルスをバイポーラ・トランジスタ４０及び
４１のベースに結合することによって、バイポーラ・ト
ランジスタ４１を強制的に、瞬間的にスイッチし、大過
渡プル・アップ電流を生じさせて、出力ノードが充電さ
れるようにする。ＥＣＬ回路１９のように、バイポーラ
・トランジスタ３９によって、供給されるプル・アップ
電流の量も、はるかに少なくなる。従って、出力は、ほ
とんど、バイポーラ・トランジスタ４１によって低出力
電圧から高出力電圧に引き上げられ、バイポーラ・トラ
ンジスタ３９によって引き上げられるのは、ほんのわず
かでしかない。結果として、従来のＮＴＬ回路１１及び
ＳＰＬ回路の場合と同様、抵抗器４３は、もはやプル・
アップ遅延経路にはない。抵抗器４３は、エミッタ・フ
ォロワ・バイポーラ・トランジスタ３９を介した出力論
理レベルの設定にしか用いられない。従って、速度を低
下させることなく、大抵抗器４３、すなわち、小スイッ
チング電流を利用することができる。さらに、利用する
スイッチング電流を少量にして、なおかつ、論理段のス
イッチングを高速にすることができる。
【００３１】入力信号が、論理的低電圧から論理的高電
圧に上昇すると、その直後に、ノードＥに電圧が生じ
る。コンデンサ４４及び４５は、正電圧パルスをバイポ
ーラ・トランジスタ４０及び４１のベースに結合して、
バイポーラ・トランジスタ４０を強制的にオンにし、バ
イポーラ・トランジスタ４１を急速に、瞬間的にオフに
することによって、大過渡プル・ダウン電流を生じさ
せ、出力ノードから急速に放電されるようにする。
圧に上昇すると、その直後に、ノードＥに電圧が生じ
る。コンデンサ４４及び４５は、正電圧パルスをバイポ
ーラ・トランジスタ４０及び４１のベースに結合して、
バイポーラ・トランジスタ４０を強制的にオンにし、バ
イポーラ・トランジスタ４１を急速に、瞬間的にオフに
することによって、大過渡プル・ダウン電流を生じさ
せ、出力ノードから急速に放電されるようにする。
【００３２】この結果、出力段における少量の待機電流
が保たれ、多量の過渡電流が用いられるのは、スイッチ
ング時に限られるので、従来のＮＴＬ回路１１に比べる
と、直流消費電力が改善されることになる。さらに、Ｎ
ＴＬ回路３６のプル・ダウン遅延は、もはや、従来のＮ
ＴＬ回路１１のように、エミッタ・フォロワ抵抗器によ
って制限されることはない。
が保たれ、多量の過渡電流が用いられるのは、スイッチ
ング時に限られるので、従来のＮＴＬ回路１１に比べる
と、直流消費電力が改善されることになる。さらに、Ｎ
ＴＬ回路３６のプル・ダウン遅延は、もはや、従来のＮ
ＴＬ回路１１のように、エミッタ・フォロワ抵抗器によ
って制限されることはない。
【００３３】ＥＣＬ回路１９とＮＴＬ回路３６を比較す
ることによって明らかなように、後者の回路は、基準ト
ランジスタを利用しない。この結果、ＮＴＬ回路３６に
はＥＣＬ回路１９より優れた利点が２つ生じることにな
る。第１に、入力信号が、上昇時に、ＶREFに達するの
に要する時間に起因すると考えられる、プル・ダウン時
の時間遅延がない。第２に、ＮＴＬ回路３６の場合、基
準電圧が不要のため、ＮＴＬ回路３６に用いられる電源
を小さくすることができるので、直流電力の消散が少な
くなる。しかし、ＮＴＬ回路３６のノイズ裕度は、ＥＣ
Ｌ回路１９より劣っている。
ることによって明らかなように、後者の回路は、基準ト
ランジスタを利用しない。この結果、ＮＴＬ回路３６に
はＥＣＬ回路１９より優れた利点が２つ生じることにな
る。第１に、入力信号が、上昇時に、ＶREFに達するの
に要する時間に起因すると考えられる、プル・ダウン時
の時間遅延がない。第２に、ＮＴＬ回路３６の場合、基
準電圧が不要のため、ＮＴＬ回路３６に用いられる電源
を小さくすることができるので、直流電力の消散が少な
くなる。しかし、ＮＴＬ回路３６のノイズ裕度は、ＥＣ
Ｌ回路１９より劣っている。
【００３４】特に、例示の望ましい実施例に関連して、
本発明を図解し、解説してきたが、当該技術の熟練者に
は明らかなように、付属のクレームの範囲によってしか
制限されない本発明の精神及び範囲を逸脱することな
く、形態及び細部について以上の、及び、その他の変更
を加えることが可能である。
本発明を図解し、解説してきたが、当該技術の熟練者に
は明らかなように、付属のクレームの範囲によってしか
制限されない本発明の精神及び範囲を逸脱することな
く、形態及び細部について以上の、及び、その他の変更
を加えることが可能である。
【００３５】
【発明の効果】本発明により、ＥＣＬ及びＮＴＬ回路が
高速動作し、直流消費電力が最小で、スイッチング電流
Ｉcsが少なくてすむようにすることができる交流結合相
補形プッシュ・プル出力段を備えたＥＣＬ及びＮＴＬ回
路が得られる。
高速動作し、直流消費電力が最小で、スイッチング電流
Ｉcsが少なくてすむようにすることができる交流結合相
補形プッシュ・プル出力段を備えたＥＣＬ及びＮＴＬ回
路が得られる。
【図１】先行技術によるＥＣＬ回路の概略図である。
【図２】先行技術によるＮＴＬ回路の概略図である。
【図３】本発明に従って交流結合相補形プッシュ・プル
出力段を利用するＥＣＬ回路の概略図である。
出力段を利用するＥＣＬ回路の概略図である。
【図４】本発明に従って交流結合相補形プッシュ・プル
出力段を利用するＮＴＬ回路の概略図である。
出力段を利用するＮＴＬ回路の概略図である。
１．ＥＣＬ回路 ２．トランジスタ ３．トランジスタ ４．トランジスタ ５．トランジスタ ６．トランジスタ ７．抵抗器 ８．抵抗器 ９．抵抗器 10．抵抗器 11．非しきい値論理回路 18．抵抗器 19．ＥＣＬ回路 20．ＮＰＮバイポーラ・トランジスタ 21．ＮＰＮバイポーラ・トランジスタ 22．ＮＰＮバイポーラ・トランジスタ 23．ＮＰＮバイポーラ・トランジスタ 24．ＮＰＮバイポーラ・トランジスタ 25．ＮＰＮバイポーラ・トランジスタ 26．ＰＮＰバイポーラ・トランジスタ 27．抵抗器 28．抵抗器 30．抵抗器 31．ダイオード 32．抵抗器 33．抵抗器 34．コンデンサ 35．コンデンサ 36．ＮＴＬ回路 37．ＮＰＮバイポーラ・トランジスタ 38．ＮＰＮバイポーラ・トランジスタ 39．ＮＰＮバイポーラ・トランジスタ 40．ＮＰＮバイポーラ・トランジスタ 41．ＰＮＰバイポーラ・トランジスタ 44．コンデンサ 45．コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デニー・ダン−リー・タン アメリカ合衆国ニユーヨーク州プレザント ビレ、ヘリテツジ・ドライブ46番地 (56)参考文献 特開 平１−254020（ＪＰ，Ａ) 米国特許4253035（ＵＳ，Ａ) 米国特許5089724（ＵＳ，Ａ) 欧州特許出願公開487917（ＥＰ，Ａ)
Claims (8)
- 【請求項１】エミッタが第１の回路ノードに接続され、
コレクタが第２の回路ノードに接続され、ベースが回路
入力端子をなしている並列接続の少なくとも１対の入力
バイボーラ・トランジスタと、 第１のバイポーラ・トランジスタが第１の電圧源に接続
されたエミッタ端子、出力端子に接続されたコレクタ端
子、及び、ベースを有し、第２のバイポーラ・トランジ
スタが第２の電圧源に接続されたエミッタ端子、前記出
力端子に接続されたコレクタ端子、及びベースを有して
いる相補関係にある第１及び第２の１対のバイポーラ・
トランジスタと、 前記第１の回路ノードに接続され、前記入力端子に印加
された入力信号のレプリカから得た交流パルスを前記第
１及び第２の各相補形バイポーラ・トランジスタの各ベ
ースに同時に印加させることにより、瞬間的に、前記相
補形バイポーラ・トランジスタ対の一方を十分に導通さ
せると同時に他方を不導通にして、大過渡電流を前記導
通したバイポーラ・トランジスタに流入させるようにす
るパルス結合手段と、 より成る交流結合相補形プル・アップ及びプル・ダウン
回路。 - 【請求項２】エミッタ端子が第１の回路ノードに接続さ
れ、コレクタ端子が第２の回路ノードに接続され、ベー
ス端子が回路入力端子をなす少なくとも１個の入力バイ
ポーラ・トランジスタと、 ベース端子が前記第２の回路ノードに接続され、コレク
タ端子が第１の電圧源に接続され、エミッタ端子が出力
端子に接続された出力トランジスタと、 第１のバイポーラ・トランジスタが、前記第１の電圧源
に接続されたエミッタ端子、前記出力端子に接続された
コレクタ端子、及び、ベースを有し、第２のバイポーラ
・トランジスタが、第２の電圧源に接続されたエミッタ
端子、前記出力端子に接続されたコレクタ端子、及び、
ベースを有している相補関係にある第１及び第２の１対
のバイポーラ・トランジスタと、 前記第１の回路ノードに接続され、前記入力端子に印加
された入力信号のレプリカから得られた交流パルスを前
記第１及び第２の各相補形バイポーラ・トランジスタの
各ベースに同時に印加させることにより、瞬間的に、前
記相補形バイポーラ・トランジスタ対の一方を十分に導
通させると同時に他方を不導通にして、大過渡電流を前
記導通したバイポーラ・トランジスタに流入させるよう
にするパルス結合手段と、 より成る交流結合相補形プル・アップ及びプル・ダウン
回路。 - 【請求項３】前記パルス結合手段は、第１のプレートが
前記第１の回路ノードに接続され、第２のプレートが前
記第１の相補形バイポーラ・トランジスタの前記ベース
に接続された第１のコンデンサと、第１のプレートが前
記第１の回路ノードに接続され、第２のプレートが前記
第２の相補形バイポーラ・トランジスタの前記ベースに
接続された第２のコンデンサとより成ることを特徴とす
る請求項１または２に記載の回路。 - 【請求項４】ベース端子が前記第２の回路ノードに接続
され、コレクタ端子が前記第１の電圧源に接続され、エ
ミッタ端子が前記出力端子に接続された出力トランジス
タと、 前記第１の相補形バイポーラ・トランジスタの
前記ベース及び前記第１の電圧源の間に接続された第１
の抵抗器と、 前記第２の相補形バイポーラ・トランジスタの前記ベー
ス及び前記第２の電圧源の間に接続された第２の抵抗器
と、 前記第１及び第２の相補形バイポーラ・トランジスタの
前記ベース相互間に接続されたダイオード及び第３の抵
抗器の直列回路と、 を含むことを特徴とする請求項１に記載の回路。 - 【請求項５】前記第１の相補形バイポーラ・トランジス
タの前記ベース及び前記第１の電圧源の間に接続された
第１の抵抗器と、 前記第２の相補形バイポーラ・トランジスタの前記ベー
ス及び前記第２の電圧源の間に接続された第２の抵抗器
と、 前記第１及び第２の相補形バイポーラ・トランジスタの
前記ベース相互間に接続されたダイオード及び第３の抵
抗器の直列回路と、 より成るバイアス回路がさらに含まれていることを特徴
とする請求項２に記載の回路。 - 【請求項６】第１の端子が前記第１の電圧源に接続さ
れ、第２の端子が前記第２の回路ノードに接続された第
４の抵抗器と、 第１の端子が前記第１の回路ノードに接続され、第２の
端子が第３の電圧源に接続された第５の抵抗器が、 さらに含まれていることを特徴とする、請求項４または
５に記載の回路。 - 【請求項７】コレクタ端子が前記第５の抵抗器の前記第
２の端子に接続され、ベース端子が第１のバイアス電圧
に接続され、エミッタ端子が前記第１の回路ノードに接
続された基準トランジスタと、 前記第１の回路ノードに接続された電流手段と、 をさらに含まれることを特徴とする請求項６に記載の回
路。 - 【請求項８】前記電流源手段は、前記第１の回路ノード
に接続されたコレクタ端子、第２のバイアス電圧に接続
されたベース端子、及び、第６の抵抗器を介して第３の
電圧源に接続されたエミッタ端子を備えるスイッチング
電流トランジスタから成ることを特徴とする請求項７に
記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US620498 | 1990-11-30 | ||
| US07/620,498 US5089724A (en) | 1990-11-30 | 1990-11-30 | High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287519A JPH04287519A (ja) | 1992-10-13 |
| JPH0787356B2 true JPH0787356B2 (ja) | 1995-09-20 |
Family
ID=24486197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3328324A Expired - Lifetime JPH0787356B2 (ja) | 1990-11-30 | 1991-11-18 | 交流結合相補形プル・アップ及びプル・ダウン回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5089724A (ja) |
| EP (1) | EP0487917A3 (ja) |
| JP (1) | JPH0787356B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0461419A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | Ｅｃｌ回路 |
| US5089724A (en) | 1990-11-30 | 1992-02-18 | International Business Machines Corporation | High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage |
| US5604417A (en) * | 1991-12-19 | 1997-02-18 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5528167A (en) * | 1992-05-14 | 1996-06-18 | Methode Electronics, Inc. | Combination of terminator apparatus enhancements |
| US5313105A (en) * | 1992-05-14 | 1994-05-17 | Samela Francis M | Signal line increased current kicker terminator apparatus |
| US5430387A (en) * | 1992-09-16 | 1995-07-04 | International Business Machines Corporation | Transition-controlled off-chip driver |
| US5334886A (en) * | 1992-11-13 | 1994-08-02 | International Business Machines Corporation | Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits |
| JP2783108B2 (ja) * | 1993-03-02 | 1998-08-06 | 日本電気株式会社 | 半導体集積回路 |
| US5389827A (en) * | 1993-04-15 | 1995-02-14 | National Semiconductor Corporation | Quick recovery AC coupling circuit |
| DE4409453A1 (de) * | 1994-03-18 | 1995-09-21 | Thomson Brandt Gmbh | BiCMOS-Pegelwandler ECL-CMOS |
| JP3497888B2 (ja) * | 1994-06-02 | 2004-02-16 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5486782A (en) * | 1994-09-27 | 1996-01-23 | International Business Machines Corporation | Transmission line output driver |
| JP2679644B2 (ja) * | 1994-10-03 | 1997-11-19 | 日本電気株式会社 | Ｎｔｌ論理回路用電源回路 |
| GB2320824B (en) * | 1996-12-23 | 1998-11-18 | Northern Telecom Ltd | TTL logic driver circuit |
| US7535280B2 (en) * | 2004-04-30 | 2009-05-19 | Texas Instruments Incorporated | Apparatus and method for shifting a signal from a first reference level to a second reference level |
| KR101017683B1 (ko) | 2009-07-27 | 2011-02-25 | (주)모토닉 | 전압배가기 회로 |
| US9042143B2 (en) * | 2011-10-29 | 2015-05-26 | Ixys Corporation | Low forward voltage rectifier using capacitive current splitting |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4253035A (en) | 1979-03-02 | 1981-02-24 | Bell Telephone Laboratories, Incorporated | High-speed, low-power, ITL compatible driver for a diode switch |
| US5089724A (en) | 1990-11-30 | 1992-02-18 | International Business Machines Corporation | High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3418492A (en) * | 1965-08-09 | 1968-12-24 | Westinghouse Electric Corp | Logic gates |
| US3541353A (en) * | 1967-09-13 | 1970-11-17 | Motorola Inc | Mosfet digital gate |
| US3753008A (en) * | 1970-06-20 | 1973-08-14 | Honeywell Inf Systems | Memory pre-driver circuit |
| US3955146A (en) * | 1972-06-30 | 1976-05-04 | The United States Of America As Represented By The Secretary Of The Navy | Circuit for coupling an antenna to a load |
| US3866063A (en) * | 1973-10-23 | 1975-02-11 | Fairchild Camera Instr Co | Improved rectifying circuit |
| US4103188A (en) * | 1977-08-22 | 1978-07-25 | Rca Corporation | Complementary-symmetry amplifier |
| US4458162A (en) * | 1981-07-10 | 1984-07-03 | International Business Machines Corporation | TTL Logic gate |
| US4477741A (en) * | 1982-03-29 | 1984-10-16 | International Business Machines Corporation | Dynamic output impedance for 3-state drivers |
| US4663669A (en) * | 1984-02-01 | 1987-05-05 | Canon Kabushiki Kaisha | Image sensing apparatus |
| US4626709A (en) * | 1984-09-28 | 1986-12-02 | Advanced Micro Devices, Inc. | Dynamic push-pull for ECL |
| EP0219867B1 (en) * | 1985-10-23 | 1993-12-29 | Nec Corporation | Logic circuit |
| JPS63302620A (ja) * | 1987-06-03 | 1988-12-09 | Toshiba Corp | 出力回路 |
| US4868904A (en) * | 1987-09-18 | 1989-09-19 | Regents Of The University Of Minnesota | Complementary noise-immune logic |
| JPS6478018A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Emitter-coupled logic circuit |
| US4926065A (en) * | 1987-11-17 | 1990-05-15 | Applied Micro Circuits Corporation | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit |
| US4810903A (en) * | 1987-12-14 | 1989-03-07 | Motorola, Inc. | BICMOS driver circuit including submicron on chip voltage source |
| US4943740A (en) * | 1988-04-12 | 1990-07-24 | Zdzislaw Gulczynski | Ultra fast logic |
| US4874970A (en) * | 1988-05-11 | 1989-10-17 | Applied Micro Circuits Corporation | ECL output with Darlington or common collector-common emitter drive |
| DE3821229A1 (de) * | 1988-06-23 | 1989-12-28 | Siemens Ag | Schaltungsanordnung zum erzeugen von impulsen mit hoher flankensteilheit |
| JPH0738580B2 (ja) * | 1988-09-30 | 1995-04-26 | 日本電気株式会社 | エミッタ結合論理回路 |
| US4939393A (en) * | 1989-10-02 | 1990-07-03 | Motorola Inc. | ECL to TTL/CMOS translator using a single power supply |
-
1990
- 1990-11-30 US US07/620,498 patent/US5089724A/en not_active Expired - Fee Related
-
1991
- 1991-10-30 EP EP19910118486 patent/EP0487917A3/en not_active Withdrawn
- 1991-11-18 JP JP3328324A patent/JPH0787356B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4253035A (en) | 1979-03-02 | 1981-02-24 | Bell Telephone Laboratories, Incorporated | High-speed, low-power, ITL compatible driver for a diode switch |
| US5089724A (en) | 1990-11-30 | 1992-02-18 | International Business Machines Corporation | High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0487917A3 (en) | 1992-08-05 |
| US5089724A (en) | 1992-02-18 |
| EP0487917A2 (en) | 1992-06-03 |
| JPH04287519A (ja) | 1992-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0787356B2 (ja) | 交流結合相補形プル・アップ及びプル・ダウン回路 | |
| US4926065A (en) | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit | |
| EP0367612B1 (en) | Load controlled ECL transient driver | |
| US4835420A (en) | Method and apparatus for signal level conversion with clamped capacitive bootstrap | |
| US5027013A (en) | Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit | |
| US5059827A (en) | ECL circuit with low voltage/fast pull-down | |
| US5550501A (en) | Current buffer circuit with enhanced response speed to input signal | |
| JPH0629824A (ja) | 論理信号切り換え回路 | |
| JP2564426B2 (ja) | 電流ミラー・プルダウンを有する高速プッシュプル・ドライバ | |
| JP3530582B2 (ja) | シングルエンド入力論理ゲートを有する集積論理回路 | |
| JPH04329712A (ja) | 高速論理回路 | |
| JPH0161259B2 (ja) | ||
| US5089725A (en) | Self-referenced current switch logic circuit with a push-pull output buffer | |
| US4283640A (en) | All-NPN transistor driver and logic circuit | |
| US5334886A (en) | Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits | |
| JPH06177747A (ja) | レベル・シフト回路 | |
| JPH02248117A (ja) | 高速度のスイッチング速度を有するｔｔｌコンパチブル出力回路 | |
| JP2699823B2 (ja) | 半導体集積回路 | |
| US5408136A (en) | Circuit for providing fast logic transitions | |
| EP0387463A1 (en) | Improvements to complementary emitter follower drivers | |
| EP0155305B1 (en) | Emitter collector coupled logic | |
| JP2998334B2 (ja) | Ｅｃｌ型半導体集積回路装置 | |
| JPH0231517A (ja) | 高から低への出力遷移期間中に過渡的性能向上を有するｔｔｌ電流シンク回路 | |
| JPH04227316A (ja) | スイッチング回路 | |
| JPH09153787A (ja) | Ｅｃｌ回路 |