JPH0787373B2

JPH0787373B2 - デイジタル・アナログ変換回路

Info

Publication number: JPH0787373B2
Application number: JP62070613A
Authority: JP
Inventors: 正紀濱田; 博平川上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-03-25
Filing date: 1987-03-25
Publication date: 1995-09-20
Anticipated expiration: 2010-09-20
Also published as: JPS63236414A

Description

【発明の詳細な説明】産業上の利用分野本発明は、MOS集積回路として使用されるディジタル・
アナログ（D/A）変換回路に関するものである。

従来の技術近年、あらゆる電子機器に利用されるIC及びLSIのディ
ジタル化が進んできた。それにともない従来アナログ処
理のみであったシステムもディジタル化が進み、入・出
力部を除いて、ディジタル処理するシステムが増え、そ
の接点であるディジタル・アナログ変換、及びアナログ
・ディジタル変換の重要性が益々高まって来た。

以下に従来のマトリックス構造のD/A変換回路について
説明する。第３図は、従来のマトリックス構造の定電流
源加算方式による６ビットD/A変換回路図である。

φ_Ｃは２相クロクパルス、D₀〜D₅は６ビットデータ、３
はＸデコーダ、４はＹデコーダ、301,407は３入力NAND
ゲート、302,406は２入力NANDゲート、303,305,403,405
は復合ゲート、304,308〜321,404,408〜414,416,418,42
0,422,424,426,428,430はインバータ（以下INVと記
す）、306,402,415,417,419,421,423,425,427,429は２
入力NORゲート、307,401は３入力NORゲートで、322〜32
8,431〜437はトランスファーゲート、X₀〜X₇はＸデコー
ダの出力、［Y_P0,Y_S0］〜［Y_P7,Y_S7］はＹデコーダの出
力である。（0,0）〜（7,7）はマトリックス状に配列さ
れた定電流源基本回路である。20は抵抗で定電流源基本
回路（0,0）〜（7,7）に接続されている。次に前記定電
流基本回路の回路構成を第４図に示す。30は定電流源基
本回路ブロックを示し、31は２入力ANDゲート、32は２
入力NORゲート、33はトランスファゲート、35,36,37,3
8,391〜396はｎチャネルMOSトランジスタである。X_jは
ｊ番目のＸデコーダの出力、［Y_Pi,Y_Si］はｉ番目のＹ
デコーダの出力、_Ｃは、２相クロックパルスφ_Ｃの逆
相クロックパルス、I_OUTは出力電流、CVは出力電流I_OUT
をコントロールするバイアス電圧、I_BIASは定電流源の
電流値をきめるバイアス電流である。

以上のように構成された、D/A変換回路について、以下
にその動作を説明する。まず、ビットデータD₀〜D₅のう
ち、データD₀〜D₂はＸデコーダに入力され、クロクパル
スφ_ＣでラッチされＸデコーダ出力X₀〜X₇を発生する。
その関係を、表１に示す。

また、デコーダD₃〜D₅は、Ｙデコーダに入力され、Ｙデ
コーダ出力［Y_P0,Y_S0］〜［Y_P7,Y_S7］を発生する。その
関係を表２に示す。

例えば、データが（D₅,D₄,D₃,D₂,D₁D₀）＝（0,0,0,0,0,
0）の時は、（X₀,X₁,X₂,X₃,X₄,X₅,X₆,X₇）＝（1,1,1,1,
1,1,1,1），（Y_P0,Y_S0,Y_P1,Y_S1,Y_P2,Y_S2,Y_P3,Y_S3,Y_P4,Y
_S4,Y_P5,Y_S5,Y_P6,Y_S6,Y_P7,Y_S7）＝（0,1,1,1,1,1,1,1,1,
1,1,1,1,1,1,1）となる。定電流源基本回路（0,0）は第
４図より、Y_P0＝0,Y_S0＝1,X₀＝１なり、NORゲート32の
出力は低レベル（以下、“L"レベルと記す）となり、ク
ロックパルス_Ｃが、高レベル（以下、“H"レベルと記
す）のとき、トランスファゲート33が導通し、信号がIN
V34を通りトランジスタ35を導通させる。そして、外部
のトランジスタ38により、定電流源として働くトランジ
スタ36に流れる電流をトランジスタ35から取る。なお、
トランジスタ35が非導通の場合はトランジスタ37から取
る。つまり、この一連の動作でデータD₀〜D₅から入って
くるバイナリーデータにより、それに対応する個数の定
電流源基本回路に出力電流I_OUTが流れ、全ての定電流源
基本回路に流れる電流が加算されて、アナログ電流量に
変換される。なお、定電流源基本回路の出力に電流が流
れることを導通すると以後記す。

以上の動作のように、データD₀〜D₅を１ビットづつアッ
プカウントしていくと、定電流源基本回路（n,m）（n,m
＝0,…,7）が（0,0）→（1,0）→（2,0）→…（7,0）の
順で導通して行き、第１列がすべて導通すると、つぎに
（0,1）が導通状態となり、（1,1）→（1,2）→…（7,
1）が、導通する。こうして、データ（D₅,D₄,D₃,D₂,D₁,
D₀）＝（1,1,1,1,1,1）になると、定電流源基本回路
（7,7）を残して他はすべて導通状態となる。上記のデ
ータの１ビットづつのアップカウントにより、定電流源
基本回路が導通していく順序を第５図に示す。丸の中の
番号は導通していく順番を示している。

発明が解決しようとする問題点しかしながら、上記の従来の構成では、Ｘデコーダから
正相の信号しか出力されないために、およびデータD₃〜
D₀＝（0,1,1,1）からデータD₃〜D₀＝（1,0,0,0）の状態
に変化する時、またはその逆の時、Ｘデコード出力X₀〜
X₆が同時に“H"レベル“L"レベルへまたは“L"レベルか
ら“H"レベルに変化するためにＸデコーダの出力信号ラ
インと容量性結合のあるアナログ信号ライン（例えば、
バイアス電流I_BIAS,バイアス電圧CV,出力電流I_OUTが流
れる信号ライン）にディジタルノイズが重畳し、出力に
パルスノイズ（グリッチ）を発生する問題を有してい
た。

本発明は、上記従来の問題点を解決するもので、Ｘデコ
ーダ出力X₀〜X₇の変化を最小にして出力のグリッチ発生
をなくすことのできる、マトリックス構成のD/A変換回
路を提供することを目的とするものである。

問題点を解決するための手段マトリックス構造に配列された複数の電流源基本回路
と、複数の電流源基本回路のオン・オフを切り換えるた
めの信号を出力するＸデコーダ回路およびＹデコーダ回
路を有し、Ｙデコーダ回路は入力データの上位ビット群
のデータをデコードしてマトリックス構造の電流源基本
回路の列ごとに出力し、Ｘデコーダ回路は入力データの
下位ビット群のデータをデコードしてマトリックス構造
の行ごとに出力し、かつＸデコーダ回路に上位ビット群
の最下位ビットのデータを入力し、最下位ビットのデー
タが反転するとＸデコーダ回路は出力を反転し、またマ
トリックス構造のすべての列のうちの半数の列にＸデコ
ーダ回路の出力の正相を入力し、他の半数の列にＸデコ
ーダ回路の出力の逆相を入力する構成であって、Ｙデコ
ーダ回路およびＸデコーダ回路は、入力データが「１」
ずつ変化した場合には同一列の電流源基本回路のオン・
オフを順に切り換え、１つの列のすべての電流源基本回
路のオン・オフが切り換わると、次に反転関係の相が入
力する列についての電流源基本回路のオン・オフを切り
換えるように上位ビット群の最下位ビットのデータが反
転するタイミングで次の列への切り換えを行い、入力デ
ータが「１」変化するとＸデコーダ回路の１行分の出力
だけを反転させることを特徴とするものである。

作用この回路構成によって、データが１ビット変化するすべ
ての場合において、Ｘデコーダの出力信号ラインの変化
が１行だけになり、また同時に、Ｘデコーダの出力信号
ライン上にX_nと_ｎの正相と逆相の信号を出力すること
により、ディジタル信号の変動を相殺し、ディジタル信
号によるアナログ信号へのノイズを最小限におさえるこ
とができる。以上により、この種の原因によるグリッチ
の発生をなくすことができる。

実施例以下、本発明の一実施例について、図面を参照しながら
説明する。第１図は、本発明の一実施例におけるマトリ
ックス構成の定電流源加算方式による６ビットのD/A変
換回路図を示すものである。

第１図において、電源電圧V_DD,接地電圧V_SS,Yデコーダ
2,データD₀〜D₅,出力電流I_OUT,定電流源基本回路（0,
0）〜（7,7）は、従来例の構成と同じものである。次
に、１はＸデコーダ、101,207は３入力NANDゲート、10
2,206は２入力NANDゲート、103,205,105,203は復合ゲー
ト、107,201は３入力NORゲート、149,150はANDゲート、
104,108〜115,132,134,136,138,140,142,144,146,148,2
08〜214,223,225,227,229,231,233,235,237はINV、133,
135,137,139,141,143,145,147はバッファ回路、106,20
2,222,224,226,228,230,232,234,236は２入力NORゲー
ト、116〜131,215〜221はトランスファゲート、10は抵
抗である。［X₀,_０］，［X₁,_１］，［X₂,_２］，
［X₃,_３］，［X₄,_４］，［X₅,_５］，［X₆,
_６］，［X₇,_７］はＸデコーダの出力で、X_nと_ｎ
（ｎ＝０…７）は信号極性が逆である。［Y_S0,Y_P0］，
［Y_S1,Y_P1］，［Y_S2,Y_P2］，［Y_S3,Y_P3］，［Y_S4,
Y_P4］，［Y_S5,Y_P5］，［Y_S6,Y_P6］，［Y_S7,Y_P7］はＹデ
コーダの出力である、マトリックス配列の定電流源基本
回路（x,y）＝（0.0）〜（7,7のうちｙ＝0,2,4,6は第４
図の定電流源基本回路におけるx_jの入力として、Ｘデコ
ーダ出力X_nを用い、ｙ＝1,3,5,7はx_jの入力としてＸデ
コーダ出力_ｎを用いる。以上の接続関係を示したのが
第２図であり、これはマトリックス構成の定電流源基本
回路、Ｘデコーダ信号出力［X_n,_ｎ］,Yデコード信号
出力［Y_Pm,Y_Sm］，バイアス電圧CV,バイアス電流I_BIAS,
クロックパルス_C,出力電流I_OUTの接続関係を示した略
図である。

以上のように構成された本実施例のマトリックス構成の
D/A変換回路について、以下にその動作を説明する。

まず、第１図より６ビットデータD₀〜D₅のうち、データ
D₀〜D₃はＸデコーダ１に入力される。そのうちデータD₃
は、Ｘデコーダ出力X_nn“H"レベルを発生させる場合
と、“L"レベルを発生させる場合の切り替えに利用さ
れ、クロックパルスφ_ＣでラッチされＸデコーダ出力
［X_n,_ｎ］（ｎ＝０〜７）を発生させる。この関係を
表３に示す。

また、データD₃〜D₅はＹデコーダ２に入力され、クロッ
クパルスφ_ＣでラッチされＹデコーダの出力［Y_S0,
Y_P0］〜［Y_P7,Y_S7］を発生させる。この関係を前記表２
に示す。この表２及び表３の［X_n,_ｎ］，［Y_Sm,Y_Pm］
（n,m＝０〜７）の関係により、定電流源基本回路（0,
0）〜（7,7）がクロックパルス_Ｃでラッチされ出力電
流I_OUTが流れる。データの１ビットづつのアッアプカウ
ントにより、定電流源基本回路が導通して行く順序は、
前記従来例と同様に第５図で示したものとなる。

そこで、データD₅〜D₀＝（0,0,0,1,1,1）からデータD₅
〜D₀＝（0,0,1,0,0,0）となる動作を例にして説明する
と、データD₅〜D₀＝（0,0,0,1,1,1）の状態の時、Ｘデ
コーダ１の出力信号はX₇＝１でX₀〜X₆＝０、その逆相は
_７＝0,_０〜_６＝１で、Ｙデコーダ２の信号は［Y
_P0＝0,Y_S0＝１］，［Y_P1,Y_S1］〜［Y_P7,Y_S7］＝１とな
りクロックパルスφ_Ｃでラッチされ、定電流源基本回路
に入力され、定電流源基本回路はクロクパルス_Ｃでラ
ッチされ定電流源基本回路（0,0）〜（6,0）までが導通
し、その他の定電流源基本回路（7,0）〜（7,7）までが
遮断状態となる。つぎに、データD₅〜D₀＝（0,0,1,0,0,
0）と１ビットデータがアップするとＸデコーダの出力X
₀〜X₆および_０〜_６は変化せず、X₀〜X₆＝0,_０〜
_６＝１のままで、Ｘデコーダ出力X₇がX₇＝からX₇＝０
に、その逆に、Ｘデコーダ出力_７が_７＝０から_７
＝１に変化する。また、Ｙデコーダの出力Y_P0＝0,Y_S1〜
Y_S7＝１は前のままで、Ｙデコーダ出力_S0がY_S0＝１から
Y_S0＝０にＹデコーダY_P1がY_P1＝１から、Y_P1＝０とな
る。この結果、クロックパルス_Ｃのラッチ動作によ
り、定電流源基本回路のうち、（7,0）が、遮断状態か
ら導通状態となり、従って定電流源基本回路（0,0）〜
（7,0）までが導通し、定電流源基本回路（0,1）〜（7,
7）まで遮断となる。

次に従来技術と本発明の差異について、第６図および第
７図を用いて、さらに詳細に説明する。第６図は、従来
例におけるＸ、Ｙデコーダ回路の出力と電流源基本回路
オン・オフの状態の関係を示しており、また、第７図
は、本発明の一実施例におけるＸ、Ｙデコーダ回路の出
力と電流源基本回路オン・オフの状態の関係を示してい
る。なお、これらの図では、説明を簡単にするために８
行４列のマトリックスを示しており、また、入力される
ビットデータはD₀〜D₄の５ビットで、上位２ビットのD₄
およびD₃がＹデコーダ回路に入力し、下位３ビットのD₀
〜D₂がＸデコーダ回路に入力しているものとする。な
お、本発明の実施例（第７図）では、上位ビット群の最
下位ビットであるD₃についてもＸデコーダ回路に入力し
ている。

まず、第６図および第７図に共通している点を説明す
る。これらの図において、（ａ）〜（ｃ）はいずれも、
８行×４列＝32個の電流源基本回路のマトリックスを示
している。また（ａ）は、入力されたビットデータが
（D₄、D₃、D₂、D₁、D₀）＝（０、０、１、１、１）の場
合、また（ｂ）は（D₄、D₃、D₂、D₁、D₀）＝（０、１、
０、０、０）の場合、また（ｃ）は（D₄、D₃、D₂、D₁、
D₀）＝（０、１、０、０、１）の場合の電流源基本回路
のマトリックスを示しており、（ａ）（ｂ）（ｃ）の順
でビットデータが「１」ずつ変化している。また、X₀〜
X₇はＸデコーダ回路の出力、Y_P0〜Y_P3およびY_S0〜Y_S3は
Ｙデコーダ回路の出力であり、いずれも先に示した表１
〜表３の関係を有している。また、各電流源基本回路の
中に示した３桁の数字は、Ｘデコーダ回路の１つの出力
とＹデコーダ回路の２つの出力に相当しており（X_i、Y
_Pj、Y_Sj）の順で記載している。また、図面中にも記載
しているように、この電流源基本回路は（X_i、Y_Pj、
Y_Sj）＝（０、０、１）または（１、０、０）または
（０、０、０）のときオンになり、それ以外の場合にオ
フになるように設定している。この設定により、
（Y_Pj、Y_Sj）＝（０、０）のときには、X_iの値に関わら
ず、常に電流源基本回路はオンし、（Y_Pj、Y_Sj）＝
（１、１）のときには、X_iの値に関わらず、常に電流源
基本回路はオフし、また（Y_Pj、Y_Sj）＝（０、１）のと
きにはX_iの値が０か１かによって、オン、オフが切り換
わるようになっている。また、第６図および第７図のい
ずれも、入力されるビットデータと電流源基本回路のオ
ン、オフ状態の関係は同じであり、ビットデータが
「１」だけ変化すると１つの電流源基本回路のオン、オ
フ状態が変化する。

従来例の場合、第６図（ａ）に示すように、ビットデー
タ（D₄、D₃、D₂、D₁、D₀）が（０、０、１、１、１）の
ときには、表１の関係からＸデコーダ回路の出力は
（X₇、X₆、X₅、X₄、X₃、X₂、X₁、X₀）＝（１、０、０、
０、０、０、０、０）であり、また表２に関係からＹデ
コーダ回路の出力はY_P0＝０でそれ以外は１である。こ
のため、各電流源基本回路への出力は図中に示すように
なり、図中の左端列の７個の電流源基本回路がオンし、
その他の電流源基本回路はオフする。

次に同図（ｂ）に示すように、ビットデータ（D₄、D₃、
D₂、D₁、D₀）が「１」だけ変化して（０、１、０、０、
０）になると、Ｘデコーダ回路の出力は表１の関係から
（X₇、X₆、X₅、X₄、X₃、X₂、X₁、X₀）＝（１、１、１、
１、１、１、１、１）になり大きく変化する。またＹデ
コーダ回路の出力は表２の関係からY_P0、Y_S0およびY_P1
＝０でそれぞれ以外は１である。このため、各電流源基
本回路への出力は図中に示すようになり、図中の左端列
の８個すべての電流源基本回路がオンし、その他の電流
源基本回路はオフする。

また同図（ｃ）に示すように、ビットデータ（D₄、D₃、
D₂、D₁、D₀）が、さらに「１」だけ変化して（０、１、
０、０、１）になると、Ｘデコーダ回路の出力は（X₇、
X₆、X₅、X₄、X₃、X₂、X₁、X₀）＝（１、１、１、１、
１、１、１、０）になり、１行だけ変化する。またＹデ
コーダ回路の出力は変化しない。このため、各電流源基
本回路への出力は図中に示すようになり、図中の左端列
の８個と隣の列の１個の計９個の電流源基本回路がオン
し、その他の電流源基本回路はオフする。この場合もビ
ットデータ「１」だけ変化すると、電流源基本回路のオ
ン・オフ状態も１つだけ変化する。

すなわち、ビットデータが「１」だけ変化すると、電流
源基本回路はのオン・オフ状態も１つだけ変化するが、
以上の例が示すようにＸデコーダ回路に入力しているビ
ットデータの下位ビット群が桁上がりするタイミング
（（ａ）から（ｂ）へ変わるタイミング）では、Ｘデコ
ーダ回路の出力が大きく変化し、ノイズ発生の原因とな
っていた。

このようになる理由は、電流源基本回路のマトリックス
が８行あるのに対して、Ｘデコーダ回路の出力が表１に
示すように８種類であり、このためＸデコーダ回路の出
力が（１、１、１、１、１、１、１、１）の状態から順
に１つず変化して、７回目の変化で（１、０、０、０、
０、０、０、０）になり、次の変化で再びもとの状態に
戻るためには、必ず、ほとんどの出力を反転させなけれ
ばならないからである。

次に、本発明の一実施例を第７図に示す。本実施例にお
けるＸデコーダ回路の構成は、第１図に示したものと同
じであり、各行ごとに互いに反転関係にある正相出力と
逆相出力が出力している。また、第７図の例では、正相
の出力Ｘが左から１列目と３列目の電流源基本回路に入
力しており、逆相の出力が左から２列目と４列目の電
流源基本回路に入力している。このように電流源マトリ
ックスの半数の列にＸデコーダ回路の出力の正相を入力
し、また他の半数の列にＸデコーダ回路の出力の逆相を
入力するように構成することが、本発明の特徴の１つで
ある。また、第１図に示した回路構成からわかるよう
に、Ｘデコーダ回路には、上位ビット群の最下位ビット
D₃を入力しており、このD₃の論理が反転するとＸデコー
ダ回路のすべての出力が反転する。

第７図（ａ）に示すように、ビットデータ（D₄、D₃、
D₂、D₁、D₀）が（０、０、１、１、１）のときには、表
３の関係からＸデコーダ回路の正相出力は（X₇、X₆、
X₅、X₄、X₃、X₂、X₁、X₀）＝（１、０、０、０、０、
０、０、０）、であり、逆相出力_７〜_０はその反転
した論理信号となる。またＹデコーダ回路の出力は従来
と同様に表２の関係からY_P0＝０でそれ以外は１であ
る。このため、各電流源基本回路への出力は図中に示す
ようになり、図中の左端列の７個の電流源基本回路がオ
ンし、その他の電流源基本回路はオフする。すなわち、
従来例を示した第６図（ａ）と比較すると、同じ入力デ
ータ（ビットデータ）に対して同じオン、オフ制御をし
ている。

次に同図（ｂ）に示すように、ビットデータ（D₄、D₃、
D₂、D₁、D₀）が「１」だけ変化して（０、１、０、０、
０）になると、D₃の論理が「０」から「１」に反転して
いるため、Ｘデコーダ回路の出力はすべて反転する。す
なわち、Ｘデコーダ回路の出力は表３に示すように、正
相出力（X₇、X₆、X₅、X₄、X₃、X₂、X₁、X₀）＝（０、
０、０、０、０、０、０、０）、逆相出力（_７、
_６、_５、_４、_３、_２、_１、_０）＝（１、
１、１、１、１、１、１、１）になる。すなわち、従来
例と異なり、本実施例ではＸデコーダ回路の出力は１行
しか変化しない。またＹデコーダ回路の出力は従来例と
同様に表２の関係からY_P0、Y_S0およびY_P1が０でそれ以
外は１である。このため、各電流源基本回路への出力は
図中に示すようになり、図中の左端列の８個すべての電
流源基本回路がオンし、その他の電流源基本回路はオフ
する。すなわち、電流源基本回路のオン、オフ状態につ
いては従来と同じである。なお、本実施例では、この図
（ｂ）の場合のように、入力データであるビットデータ
の下位ビット群が桁上がり（あるいは逆に桁下がり）し
て、上位ビット群の最下位ビットD₃の論理が反転せるタ
イミングで、（Y_P0、Y_S0）＝（０、０）に変化し、また
（Y_P1、Y_S1）＝（０、１）に変化している。すなわち、
Ｙデコーダ回路はD₃の論理が反転するタイミングで、オ
ン、オフ切り換え対象の列を、正相出力が入力する列か
ら逆相出力が入力する列に切り換えている。このように
本実施例では、１列ごとに電流源基本回路のオン、オフ
の切り換えを行い、１列すべての電流源基本回路のオ
ン、オフの切り換えが終わると、次に反転関係にある列
のオン、オフ切り換えを行うように制御している。

また同図（ｃ）に示すように、ビットデータ（D₄、D₃、
D₂、D₁、D₀）がさらに「１」だけ変化して（０、１、
０、０、１）になると、Ｘデコーダ回路の正相出力は
（X₇、X₆、X₅、X₄、X₃、X₂、X₁、X₀）＝（０、０、０、
０、０、０、０、１）になり、１行だけ変化する。また
Ｙデコーダ回路の出力は従来例と同様に変化しない。こ
のため、各電流源基本回路への出力は図中に示すように
なり、図中の左端列の８個と隣の列（逆相出力の入力す
る列）の１個の計９個の電流源基本回路がオンし、その
他の電流源基本回路はオフする。この場合もビットデー
タが「１」だけ変化したことにより、電流源基本回路の
オン・オフ状態が１つだけ変化している。

以上のように本実施例では、Ｘデコーダ回路に上位ビッ
ト群の最下位ビットD₃を入力しており、このD₃と下位ビ
ット群（D₂、D₁、D₀）の４ビットを用いてＸデコーダ回
路の出力を決定しているので、（D₂、D₁、D₀）のみでＸ
デコーダ回路の出力を決定していた従来に比べて、Ｘデ
コーダ回路の出力の種類が２倍になる（表３参照）。こ
のため、Ｘデコーダ回路の出力（例えば、正相出力）が
（１、１、１、１、１、１、１、１）の状態から順に１
つずつ変化して、７回目の変化で（１、０、０、０、
０、０、０、０）になり、次の変化で、再びもとの状態
（１、１、１、１、１、１、１、１）に戻す必要がな
く、１行だけを変化させて（０、０、０、０、０、０、
０、０）にすることが可能になる。そして、さらに１行
ずつの出力を順に変化させて、もとの出力状態（１、
１、１、１、１、１、１、１）に戻すことができる（表
３参照）。従って、Ｘデコーダ回路の出力が突然に大き
く変化することはない。

また、このD₃の出力変化に対応して、Ｘデコーダ回路の
出力を反転させており、しかも、このD₃が出力変化する
タイミングで反転関係にある相が入力する列を制御する
ようにＹデコーダ回路が動作するので、電流源基本回路
のオン、オフ切り換え制御としては、従来と同様に制御
できる。

以上のように、本実施例によれば、Ｘデコーダ１の本デ
コード方式により、Ｘデコーダへのデータの変化が１ビ
ット変化するすべての場合で、Ｘデコーダの出力X₀〜X₆
は出力信号が同時に“H"レベルから“L"レベルへ、もし
くは、“L"レベルから“H"レベルに変化することをなく
すことができる。したがって、定電流源基本回路内にあ
るアナログ信号が流れるバイアス電流I_BIAS,バイアス電
圧CVおよび出力電流I_OUTに乗るディジタルノイズを最小
限におさえることができ、従来例に比べ、ディジタルノ
イズを約6bB減少させることができる。このためこの種
のアナログ基準信号の変動によるグリッチの発生を大幅
になくすことができる。

なお、本実施例では、６ビットのマトリックス構成のD/
A変換回路を例としたが、すべてのマトリックス構造のD
/A変換回路についても適用可能である。

また、入力信号の下位ビット群をデコードするＸデコー
ダ１は、説明を簡単にするため、ゲート回路とトランス
ファゲートスイッチで構成したが、下位ビット群をデコ
ードするデータD₂からD₀3入力と、上位ビット群の最下
位ビットデータD₃の入力のみでゲート回路を構成してデ
コードしてもよい。そして本説明はすべてＮチャネルMO
Sトランジスタを基本にしたが、回路構成は、Ｐチャネ
ルMOSトランジスタ回路やCMOS回路でもよいことは明ら
かである。

発明の効果本発明は、入力データ内、下位側のデータを使うＸデコ
ーダに、Ｙデコーダの上位側のデータの最下位ビット
（LSB）入力データを用いて、正相と逆相の２出力のＸ
デコーダ信号を発生させ、マトリックス構造の定電流源
基本回路を通電あるいは遮断する際に、データが１ビッ
ト変化するすべての場合で、Ｘデコード出力信号の同時
変化を最小限におさえることのできるデコード回路部を
設けることにより、ディジタルノイズを大幅に減少さ
せ、さらに正相と極性が反転した逆相の２出力のＸデコ
ード出力信号を使うことにより、スイッチングノイズを
相殺する効果を得ることができる優れたD/A変換回路を
実現できるものである。

【図面の簡単な説明】

第１図は本発明の実施例におけるマトリックス構造の定
電流源加算方式による６ビットD/A変換回路図、第２図
は本発明のD/A変換回路の定電流源基本回路とデコード
信号，アナログ信号およびラッチクロック信号の接続関
係を示した略図、第３図は従来の６ビットD/A変換回路
図、第４図は定電流源基本回路の回路図、第５図は６ビ
ットをD/A変換回路の定電流源基本回路がデータにより
完全遮断状態から順に導通して行く順を示した図、第６
図は従来例におけるＸ、Ｙデコーダ回路の出力と電流源
基本回路の関係を示す図、第７図は本発明の実施例にお
けるＸ、Ｙデコーダ回路の出力と電流源基本回路の関係
を示す図である。１……Ｘデコーダ、２……Ｙデコーダ、10……抵抗、11
6〜131,215〜221……トランスファゲート、101,207……
３入力NANDゲート、102,206……２入力NANDゲート、10
3,105,203,205……復合ゲート、104,108〜115,132,134,
136,138,140,142,144,146,148,208〜214,223,225,227,2
29,231,233,235,237……INV、106,202,222,224,226,22
8,230,232,234,236……２入力NORゲート、107,201……
３入力NORゲート、149,150……２入力ANDゲート、133,1
35,137,139,141,143,145,147……バッファゲート、D₀〜
D₅……６ビットデータ、φ_Ｃ……クロックパルス、_Ｃ
……φ_Ｃの逆相クロックパルス、X₀〜X₇……デコーダ出
力、_０〜_７……X₀〜X₇の逆相Ｘデコーダ出力、［Y
_P0,Y_S0］〜［Y_P7,Y_S7］……Ｙデコーダ出力、I_OUT……
出力電流、I_BIAS……バイアス電流、CV……バイアス電
圧。

Claims

【特許請求の範囲】

【請求項１】マトリックス構造に配列された複数の電流
源基本回路と、前記複数の電流源基本回路のオン・オフ
を切り換えるための信号を出力するＸデコーダ回路およ
びＹデコーダ回路を有し、前記Ｙデコーダ回路は入力デ
ータの上位ビット群のデータをデコードして前記マトリ
ックス構造の電流源基本回路の列ごとに出力し、前記Ｘ
デコーダ回路は入力データの下位ビット群のデータをデ
コードして前記マトリックス構造の電流源基本回路の行
ごとに出力し、かつ前記Ｘデコーダ回路に前記上位ビッ
ト群の最下位ビットのデータを入力し、前記最下位ビッ
トのデータが反転すると前記Ｘデコーダ回路は出力を反
転し、また前記マトリックス構造のすべての列のうちの
半数の列にＸデコーダ回路の出力の正相を入力し、他の
半数の列にＸデコーダ回路の出力の逆相を入力する構成
であって、前記Ｙデコーダ回路およびＸデコーダ回路
は、前記入力データが「１」ずつ変化した場合には同一
列の電流源基本回路のオン・オフを順に切り換え、１つ
の列のすべての電流源基本回路のオン・オフが切り換わ
ると、次に反転関係の相が入力する列についての電流源
基本回路のオン・オフを切り換えるように前記上位ビッ
ト群の最下位ビットのデータが反転するタイミングで次
の列への切り換えを行い、前記入力データが「１」変化
すると前記Ｘデコーダ回路の１行分の出力だけを反転さ
せることを特徴とするディジタル・アナログ変換回路。