JPH0787435B2 - 多重化チャネル受信装置 - Google Patents
多重化チャネル受信装置Info
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- JPH0787435B2 JPH0787435B2 JP3030805A JP3080591A JPH0787435B2 JP H0787435 B2 JPH0787435 B2 JP H0787435B2 JP 3030805 A JP3030805 A JP 3030805A JP 3080591 A JP3080591 A JP 3080591A JP H0787435 B2 JPH0787435 B2 JP H0787435B2
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- 230000005540 biological transmission Effects 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 8
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- 238000010586 diagram Methods 0.000 description 9
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- 238000004364 calculation method Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は、複数の回線のデータ伝
送若しくは１つの回線で複数チャネルが多重化されたデ
ータ伝送における多重化チャネル装置に関する。例え
ば、ＩＳＤＮの１次群インタフェースでは、１つの回線
中にチャネルが２４若しくは３０個も多重化されこれら
が同時に動作してデータ処理を行っている。
送若しくは１つの回線で複数チャネルが多重化されたデ
ータ伝送における多重化チャネル装置に関する。例え
ば、ＩＳＤＮの１次群インタフェースでは、１つの回線
中にチャネルが２４若しくは３０個も多重化されこれら
が同時に動作してデータ処理を行っている。
【０００２】この場合、同時処理に対応するためにハー
ドウェアが膨大になっている。
ドウェアが膨大になっている。
【０００３】
【従来の技術】図７は従来のシステム構成図である。複
数の回線Ｌは各々のモデムＭを介してレシーバ／ドライ
バＲＤに接続され、受信クロックＲＸＣに応答して受信
データＲＸＤが対応するシリアル−パラレル変換器ＳＰ
に取り込まれる。そして、シリアル−パラレル変換器Ｓ
Ｐに格納されたデータはシリアル─パラレル変換器ＳＰ
によりパラレルデータに変換され、マイクロプロセッサ
ＭＰＵ、メモリＲＡＭ，ＲＯＭ等に送信される。図示の
ように、従来構成では、各ＲＤ毎にシリアル─パラレル
変換器ＳＰが設けられている。このように、多重化チャ
ネルの受信装置としてシリアル─パラレル変換器が必要
であるが、このシリアル─パラレル変換器として、従
来、「回線制御ＬＳＩ」なる装置が多用されている。こ
の回線制御ＬＳＩには、回線インタフェースからの信号
をレシーバ／ドライバＲＤにより各チャネル毎のシリア
ル─パラレル変換器＃０〜＃ｎに供給している。
数の回線Ｌは各々のモデムＭを介してレシーバ／ドライ
バＲＤに接続され、受信クロックＲＸＣに応答して受信
データＲＸＤが対応するシリアル−パラレル変換器ＳＰ
に取り込まれる。そして、シリアル−パラレル変換器Ｓ
Ｐに格納されたデータはシリアル─パラレル変換器ＳＰ
によりパラレルデータに変換され、マイクロプロセッサ
ＭＰＵ、メモリＲＡＭ，ＲＯＭ等に送信される。図示の
ように、従来構成では、各ＲＤ毎にシリアル─パラレル
変換器ＳＰが設けられている。このように、多重化チャ
ネルの受信装置としてシリアル─パラレル変換器が必要
であるが、このシリアル─パラレル変換器として、従
来、「回線制御ＬＳＩ」なる装置が多用されている。こ
の回線制御ＬＳＩには、回線インタフェースからの信号
をレシーバ／ドライバＲＤにより各チャネル毎のシリア
ル─パラレル変換器＃０〜＃ｎに供給している。
【０００４】
【発明が解決しようとする課題】このように、従来、こ
の回線制御ＬＳＩを用いて複数の回線若しくは１つの回
線中の複数チャネルの同時動作を制御する場合は、図示
のような各チャネル毎のシリアル─パラレル変換器を必
要とする。従って、このような構成によりハードウェア
量の増大を来し、コストアップとなっていた。
の回線制御ＬＳＩを用いて複数の回線若しくは１つの回
線中の複数チャネルの同時動作を制御する場合は、図示
のような各チャネル毎のシリアル─パラレル変換器を必
要とする。従って、このような構成によりハードウェア
量の増大を来し、コストアップとなっていた。
【０００５】本発明の目的は、多重チャネルのシリアル
─パラレル変換器を１つで共用化してハードウェアの削
減を図り、その結果、コストダウンを図ることにある。
─パラレル変換器を１つで共用化してハードウェアの削
減を図り、その結果、コストダウンを図ることにある。
【０００６】
【課題を解決するための手段】図１は本発明を適用した
システム構成図である。図示のように、本発明では１つ
のシリアル─パラレル変換器を各チャネルで共用する構
成になっている。このように、多重チャネル間でシリア
ル─パラレル変換器を共用化するために、本発明の多重
化チャネル受信装置ではその動作を外部から制御する制
御手段と、その内部情報を外部から退避・復帰する手段
と、退避・復帰データを保存するメモリとを備えてい
る。
システム構成図である。図示のように、本発明では１つ
のシリアル─パラレル変換器を各チャネルで共用する構
成になっている。このように、多重チャネル間でシリア
ル─パラレル変換器を共用化するために、本発明の多重
化チャネル受信装置ではその動作を外部から制御する制
御手段と、その内部情報を外部から退避・復帰する手段
と、退避・復帰データを保存するメモリとを備えてい
る。
【０００７】
【作用】シリアル─パラレル変換器ＳＰは、通常、デー
タの受信時には所定の外部クロックに応答して入力され
たシリアルデータをパラレルデータに変換する動作を行
う。シリアル─パラレル変換器は通常、シフトレジスタ
で構成されるが、このシフトレジスタの内部情報（即
ち、シフトレジスタ内のデータとそのデータのビット
数）を、外部からの指示により外部メモリに一時退避／
復帰することができればよい。
タの受信時には所定の外部クロックに応答して入力され
たシリアルデータをパラレルデータに変換する動作を行
う。シリアル─パラレル変換器は通常、シフトレジスタ
で構成されるが、このシフトレジスタの内部情報（即
ち、シフトレジスタ内のデータとそのデータのビット
数）を、外部からの指示により外部メモリに一時退避／
復帰することができればよい。
【０００８】このようなデータの退避／復帰を一時的に
実行するようにすれば、シリアル─パラレル変換器を複
数のチャネルで共用するためのステップとして、変換器
を構成するシフトレジスタ内の元の内部情報のＳＡＶＥ
→新たな内部情報のＬＯＡＤ→受信動作（通常のシリア
ル─パラレル変換器の処理、即ち、シリアル→パラレル
変換を行い、パラレルデータへのアセンブルが完了して
いればそのデータを受信バッファに送る動作）→内部情
報のＳＡＶＥ→以下、繰返し、という動作により、シリ
アル─パラレル変換器を１つにしても多重チャネルを同
時に動作させることができる。
実行するようにすれば、シリアル─パラレル変換器を複
数のチャネルで共用するためのステップとして、変換器
を構成するシフトレジスタ内の元の内部情報のＳＡＶＥ
→新たな内部情報のＬＯＡＤ→受信動作（通常のシリア
ル─パラレル変換器の処理、即ち、シリアル→パラレル
変換を行い、パラレルデータへのアセンブルが完了して
いればそのデータを受信バッファに送る動作）→内部情
報のＳＡＶＥ→以下、繰返し、という動作により、シリ
アル─パラレル変換器を１つにしても多重チャネルを同
時に動作させることができる。
【０００９】
【実施例】図２は本発明の一実施例構成図である。ＲＸ
−ＦＩＦＯ＃０，＃１，＃２は各チャネル毎の受信ＦＩ
ＦＯ（先入れ先出しバッファ）、ＲＧはデータ有無表示
レジスタ、ＲＰはリードパルス作成回路、Ｓは本発明の
シリアル─パラレル変換器、ＲＭは退避用のＲＡＭであ
る。そして、シリアル─パラレル変換器ＳＰは受信シフ
トレジスタＲＸＳと受信カウンタＲＸＴを備えている。
−ＦＩＦＯ＃０，＃１，＃２は各チャネル毎の受信ＦＩ
ＦＯ（先入れ先出しバッファ）、ＲＧはデータ有無表示
レジスタ、ＲＰはリードパルス作成回路、Ｓは本発明の
シリアル─パラレル変換器、ＲＭは退避用のＲＡＭであ
る。そして、シリアル─パラレル変換器ＳＰは受信シフ
トレジスタＲＸＳと受信カウンタＲＸＴを備えている。
【００１０】通常、回線制御ＬＳＩは送信／受信（Ｔｘ
／Ｒｘ）用の各ＦＩＦＯ、送信／受信用の各レジスタ、
及び送受信ＣＲＣゼネレータ／チェッカ等の機能ブロッ
クを備えている。本発明においては、回線制御ＬＳＩの
有するこれら各機能ブロックを間欠的に動作されること
にある。本発明の基本的動作では所定のチャネルのため
の動作として、シリアル─パラレル変換器に外部から所
定の送信／受信クロックを供給し、シリアルデータの送
受信を通常動作で所定ビット分だけ行わせた後、別のチ
ャネル動作のために、一旦、現在の各機能ブロックの状
態を保持しているデータを外部記憶に退避させるように
している。
／Ｒｘ）用の各ＦＩＦＯ、送信／受信用の各レジスタ、
及び送受信ＣＲＣゼネレータ／チェッカ等の機能ブロッ
クを備えている。本発明においては、回線制御ＬＳＩの
有するこれら各機能ブロックを間欠的に動作されること
にある。本発明の基本的動作では所定のチャネルのため
の動作として、シリアル─パラレル変換器に外部から所
定の送信／受信クロックを供給し、シリアルデータの送
受信を通常動作で所定ビット分だけ行わせた後、別のチ
ャネル動作のために、一旦、現在の各機能ブロックの状
態を保持しているデータを外部記憶に退避させるように
している。
【００１１】図３は本発明の信号タイミングチャート、
図４はＦＩＦＯ＃０を例とした本発明の基本フローチャ
ートである。図３、４に示すように、各チャネル毎のシ
リアルデータはシリアルデータ用にクロックにより転送
され、ＦＩＦＯへのライトパルスＲＸパルスによりＦＩ
ＦＯに取り込まれる。そして、リードパルスＲＰがリー
ドパルス作成回路からＦＩＦＯへ送出されてＦＩＦＯか
らの読出しを行う。
図４はＦＩＦＯ＃０を例とした本発明の基本フローチャ
ートである。図３、４に示すように、各チャネル毎のシ
リアルデータはシリアルデータ用にクロックにより転送
され、ＦＩＦＯへのライトパルスＲＸパルスによりＦＩ
ＦＯに取り込まれる。そして、リードパルスＲＰがリー
ドパルス作成回路からＦＩＦＯへ送出されてＦＩＦＯか
らの読出しを行う。
【００１２】このような動作を以下に具体的に説明す
る。送信／受信（Ｔｘ／Ｒｘ）用の各ＦＩＦＯについて
は複数のＦＩＦＯのどこまでデータが入っているかを示
すポインタの値及び、ＦＩＦＯ内のデータを退避用ＲＡ
Ｍに退避させる。送信／受信用の各シフトレジスタにつ
いては各シフトレジスタの何ビット目までデータが入っ
ているかを示すポインタの値及びシフトレジスタ内のデ
ータを退避用ＲＡＭに退避させる。ＣＲＣゼネレータチ
ェッカについても、それまでに計算したＣＲＣの値を退
避用ＲＡＭに退避させる。
る。送信／受信（Ｔｘ／Ｒｘ）用の各ＦＩＦＯについて
は複数のＦＩＦＯのどこまでデータが入っているかを示
すポインタの値及び、ＦＩＦＯ内のデータを退避用ＲＡ
Ｍに退避させる。送信／受信用の各シフトレジスタにつ
いては各シフトレジスタの何ビット目までデータが入っ
ているかを示すポインタの値及びシフトレジスタ内のデ
ータを退避用ＲＡＭに退避させる。ＣＲＣゼネレータチ
ェッカについても、それまでに計算したＣＲＣの値を退
避用ＲＡＭに退避させる。
【００１３】次に、別のチャネルの動作のために前回の
当該別チャネルの退避データを退避用ＲＡＭから復帰さ
せた後、外部から送信／受信クロックを供給して送信／
受信動作を何ビット分か行わせた後、さらに別のチャネ
ル動作へと移行する。ここで、実際の回線の送受信速度
と、本発明によるシリアル─パラレル変換器の送信／受
信速度にはズレを生じるが、この両者の間にシリアルデ
ータの格納部を置き両者間の速度の差を調整するように
している。即ち、回線からの受信データはサンプリング
された後に通信速度と同じ速度でシリアルデータ格納部
（ＦＩＦＯ）に保持され、本発明のシリアル─パラレル
変換器はシリアルデータ格納部から通信速度よりも速い
速度で取り出しシリアル─パラレル変換の動作を行う。
当該別チャネルの退避データを退避用ＲＡＭから復帰さ
せた後、外部から送信／受信クロックを供給して送信／
受信動作を何ビット分か行わせた後、さらに別のチャネ
ル動作へと移行する。ここで、実際の回線の送受信速度
と、本発明によるシリアル─パラレル変換器の送信／受
信速度にはズレを生じるが、この両者の間にシリアルデ
ータの格納部を置き両者間の速度の差を調整するように
している。即ち、回線からの受信データはサンプリング
された後に通信速度と同じ速度でシリアルデータ格納部
（ＦＩＦＯ）に保持され、本発明のシリアル─パラレル
変換器はシリアルデータ格納部から通信速度よりも速い
速度で取り出しシリアル─パラレル変換の動作を行う。
【００１４】ＩＳＤＮに見られるような１つの回線で複
数チャネルが多重化されたインタフェースにおける実施
例を次に説明する。ＩＳＤＮでは物理的には１本の伝送
路上で、複数チャネルが時分割されて伝送される。ここ
から各チャネルにデータを分離する方法は、そのインタ
フェース規約（フレームフォーマット）に依存するが、
例えば、１つ又は数ビットのフレーム同期ビットの繰返
しが所定のパターンに一致することにより行われた後、
各フレーム同期ビットを基にカウントして各々のチャネ
ルのデータとして取り出すことができる。
数チャネルが多重化されたインタフェースにおける実施
例を次に説明する。ＩＳＤＮでは物理的には１本の伝送
路上で、複数チャネルが時分割されて伝送される。ここ
から各チャネルにデータを分離する方法は、そのインタ
フェース規約（フレームフォーマット）に依存するが、
例えば、１つ又は数ビットのフレーム同期ビットの繰返
しが所定のパターンに一致することにより行われた後、
各フレーム同期ビットを基にカウントして各々のチャネ
ルのデータとして取り出すことができる。
【００１５】上述のようにして分離されたシリアルデー
タは各チャネル毎にＦＩＦＯに格納される。ここで注意
することはシリアル─パラレル変換器からのＦＩＦＯの
データ読出しと衝突しないように、図３のタイミングで
行われる。即ち、ＦＩＦＯの読出し／書込みが同時に起
こらず、書込みはチャネルのビット速度と同じ速度で行
い、読出しはこの何倍かの速い速度で行う。なお、読出
しはＦＩＦＯ内に残っているデータが存在するときのみ
行われる。
タは各チャネル毎にＦＩＦＯに格納される。ここで注意
することはシリアル─パラレル変換器からのＦＩＦＯの
データ読出しと衝突しないように、図３のタイミングで
行われる。即ち、ＦＩＦＯの読出し／書込みが同時に起
こらず、書込みはチャネルのビット速度と同じ速度で行
い、読出しはこの何倍かの速い速度で行う。なお、読出
しはＦＩＦＯ内に残っているデータが存在するときのみ
行われる。
【００１６】次に、シリアル─パラレル変換器の動作を
説明する。図２において、この構成は、例えば、マイク
ロプロセッサ（ＭＰＵ）で構成することもできる。マイ
クロプロセッサは各送信ＦＩＦＯのデータ有無表示レジ
スタＲＧにより、どのＦＩＦＯにデータが存在するかを
知ることができるようになっている。ここで、ＦＩＦＯ
によってはデータ有無の他にどの程度の量のデータが残
っているかを通知する機能もある。マイクロプロセッサ
はデータの残っているＦＩＦＯにリードパルス（前述の
ライトパルスよりも高速に読出し可能）を与えてシリア
ルデータを読出しと共に、そのデータはシリアル─パラ
レル変換器のデータとして与えられ、読出しパルスはシ
リアルクロックとして与える。
説明する。図２において、この構成は、例えば、マイク
ロプロセッサ（ＭＰＵ）で構成することもできる。マイ
クロプロセッサは各送信ＦＩＦＯのデータ有無表示レジ
スタＲＧにより、どのＦＩＦＯにデータが存在するかを
知ることができるようになっている。ここで、ＦＩＦＯ
によってはデータ有無の他にどの程度の量のデータが残
っているかを通知する機能もある。マイクロプロセッサ
はデータの残っているＦＩＦＯにリードパルス（前述の
ライトパルスよりも高速に読出し可能）を与えてシリア
ルデータを読出しと共に、そのデータはシリアル─パラ
レル変換器のデータとして与えられ、読出しパルスはシ
リアルクロックとして与える。
【００１７】シリアル─パラレル変換器内部ではそのク
ロックによりデータをサンプリングし、シフトレジスタ
によりパラレルデータへの組立を行う。ここで、８ビッ
トのパラレルデータとして組み立てられれば、それは受
信キャラクタとなり、もし、ＦＩＦＯリードパルスの数
が８ビットパラレルデータの組立に充分でなく終了すれ
ばシフトレジスタに残った有効ビット数は３ビットカウ
ンタにより知ることができる。
ロックによりデータをサンプリングし、シフトレジスタ
によりパラレルデータへの組立を行う。ここで、８ビッ
トのパラレルデータとして組み立てられれば、それは受
信キャラクタとなり、もし、ＦＩＦＯリードパルスの数
が８ビットパラレルデータの組立に充分でなく終了すれ
ばシフトレジスタに残った有効ビット数は３ビットカウ
ンタにより知ることができる。
【００１８】マイクロプロセッサは次のチャネル動作の
ためにシフトレジスタの内容と３ビットカウンタの内容
を退避用のＲＡＭにＳＡＶＥし、次のチャネルの前回の
退避データをシフトレジスタと３ビットカウンタに復帰
し、ＦＩＦＯから何ビット分かのデータをリードしてシ
リアル─パラレル変換を行う。本発明ではこれらの動作
を繰り返す。
ためにシフトレジスタの内容と３ビットカウンタの内容
を退避用のＲＡＭにＳＡＶＥし、次のチャネルの前回の
退避データをシフトレジスタと３ビットカウンタに復帰
し、ＦＩＦＯから何ビット分かのデータをリードしてシ
リアル─パラレル変換を行う。本発明ではこれらの動作
を繰り返す。
【００１９】以上は説明を簡単にするためにシフトレジ
スタ部のみについて行ったが、他の部分、ＣＲＣ計算レ
ジスタやＳＹＮフラグ同期用の同期パターン検出回路に
ついても同様であり、現在の内容とステータスを退避／
復帰することにより動作可能である。図５は図２に示す
データ有無表示レジスタの詳細図である。各ＦＩＦＯ入
力毎にレジスタを設け、レジスタ選択パルスによりレジ
スタを選択して出力する。
スタ部のみについて行ったが、他の部分、ＣＲＣ計算レ
ジスタやＳＹＮフラグ同期用の同期パターン検出回路に
ついても同様であり、現在の内容とステータスを退避／
復帰することにより動作可能である。図５は図２に示す
データ有無表示レジスタの詳細図である。各ＦＩＦＯ入
力毎にレジスタを設け、レジスタ選択パルスによりレジ
スタを選択して出力する。
【００２０】図６は図２に示すリードパルス作成回路の
詳細図である。各ＦＩＦＯ毎のレジスタを有し、パルス
作成カウンタからの出力をＡＮＤゲート＃０〜＃２に入
力しレジスタの出力と一致したときにリードパルスを発
生する。
詳細図である。各ＦＩＦＯ毎のレジスタを有し、パルス
作成カウンタからの出力をＡＮＤゲート＃０〜＃２に入
力しレジスタの出力と一致したときにリードパルスを発
生する。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
多重化チャネルのデータ処理において、シリアル─パラ
レル変換器を各チャネルで共用化することによりデータ
の退避／復帰を行うことができるので、ハードウェアの
削減と、これによるコストダウンを図ることができる。
多重化チャネルのデータ処理において、シリアル─パラ
レル変換器を各チャネルで共用化することによりデータ
の退避／復帰を行うことができるので、ハードウェアの
削減と、これによるコストダウンを図ることができる。
【図１】本発明を適用したシステム構成図である。
【図２】本発明の一実施例構成図である。
【図３】本発明の信号タイミングチャートである。
【図４】本発明の一実施例フローチャートである。
【図５】図２の表示レジスタの詳細図である。
【図６】図２のリードパルス作成回路の詳細図である。
【図７】従来のシステム構成図である。
ＳＰ…シリアル─パラレル変換器 ＲＤ…レシーバ・ドライバ ＦＩＦＯ…先入れ先出しバッファ ＲＧ…表示レジスタ ＲＰ…リードパルス作成回路 ＲＭ…退避用メモリ Ｌ…回線 ＲＸＣ…受信クロック ＲＸＤ…受信データ
Claims (2)
- 【請求項１】 複数の回線のデータ伝送若しくは１つの
回線で複数チャネルが多重化されたデータ伝送における
多重化チャネル装置において、回線からのデータを一時
格納するシリアルデータ格納手段と、多重化されたシリ
アルデータを受け、パラレルデータに変換する単一のシ
リアル─パラレル変換手段と、該シリアル─パラレル変
換手段で受信中のシリアルデータ一時退避する退避手段
とを備え、該シリアル─パラレル変換手段にてパラレル
データに変換する際に、シリアルデータを該退避手段に
退避させつつ、次の格納手段のシリアル─パラレル変換
を時分割により行うことを特徴とする多重化チャネル受
信装置。 - 【請求項２】 多重化された受信データを単一のシリア
ル─パラレル変換手段により変換する装置において、所
定データ長のシフトレジスタ内の有効ビット長をカウン
トする計数手段を備える多重化チャネル受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030805A JPH0787435B2 (ja) | 1991-02-26 | 1991-02-26 | 多重化チャネル受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030805A JPH0787435B2 (ja) | 1991-02-26 | 1991-02-26 | 多重化チャネル受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04270521A JPH04270521A (ja) | 1992-09-25 |
| JPH0787435B2 true JPH0787435B2 (ja) | 1995-09-20 |
Family
ID=12313902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030805A Expired - Fee Related JPH0787435B2 (ja) | 1991-02-26 | 1991-02-26 | 多重化チャネル受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787435B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4714606B2 (ja) * | 2006-03-14 | 2011-06-29 | 横河電機株式会社 | Ｊｔａｇテストシステム |
| JP5395616B2 (ja) | 2009-10-28 | 2014-01-22 | Ｓｅｉオプティフロンティア株式会社 | フェルールホルダ |
-
1991
- 1991-02-26 JP JP3030805A patent/JPH0787435B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04270521A (ja) | 1992-09-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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