JPH0789143B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0789143B2
JPH0789143B2 JP63311142A JP31114288A JPH0789143B2 JP H0789143 B2 JPH0789143 B2 JP H0789143B2 JP 63311142 A JP63311142 A JP 63311142A JP 31114288 A JP31114288 A JP 31114288A JP H0789143 B2 JPH0789143 B2 JP H0789143B2
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semiconductor integrated
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國宏 小藪
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に複数のレジスタか
ら構成されるスキャンパスを有する半導体集積回路に関
する。
〔従来の技術〕
従来この種の半導体集積回路装置としては第４図に示す
スキャンパスを有している。第４図は、レジスタ11,12,
…1nをスキャンパス内に入るように全てのレジスタのシ
フト入出力を直列になるように接続し、シフトデータ入
力をIN、シフトデータ出力をOUT、シフト制御をSFTとす
る。通常は全てのレジスタにデータを設定したり読出し
たりはしないでたとえばデータを設定するレジスタが12
の時は、シフトクロック数としてレジスタ11のビット数
とレジスタ12のビット数の合計が必要となり、レジスタ
12のデータを読み出す時はシフトクロック数としてはレ
ジスタ12,…,1nのおのおののビット数の合計となる。
一般的に考えると、最大レジスタ11〜1nのビット数の総
和のシフトクロック数が一回のデータ読出し、書込時常
に必要であった。
〔発明が解決しようとする課題〕
上述した従来のスキャンパスを有する半導体集積回路装
置では、レジスタが全て直列となっている関係でデータ
の設定または読出しをしないレジスタがあってもデータ
をシフトクロックで転送しないと必要なレジスタの情報
を読出したり、書込んだりできないため、シフトクロッ
ク数を大きくしていた。一般的にスキャンパスは半導体
集積回路装置を試験するために導入していることが多
く、シフトクロック数が無駄に多くなることは、試験時
間を長くし、テストパタン量が増大する欠点を有してい
た。
〔課題を解決するための手段〕
本発明の半導体集積回路装置は、複数のレジスタを直列
に接続したスキャンパスを有する半導体集積回路装置に
おいて、複数のレジスタのうち少なくとも一部のレジス
タには、当該レジスタへの入力信号を当該レジスタを通
すことなく直接出力するパスと、レジスタを通して出力
される信号とパスを介して直接出力される信号とを選択
する手段とを設け、前記選択手段がパスを介して直接出
力される信号を選択する選択信号が印加された場合には
レジスタへのシフトクロックの供給を止める手段を備え
ている。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。レジスタ11
の入力はシフト入力INであり、その出力は選択回路21に
接続されている。また選択回路21の他方の入力はシフト
入力INであり、選択回路21の出力はレジスタ12〜1nへ直
列的に接続されシフト出力OUTへ出力される。シフト制
御１（SFT1）は、レジスタ11をスキャンパスに組込むか
否かの制御線であり、シフト制御（SFT）との論理積回
路41でレジスタ11をシフト制御する。また、シフト制御
１（SFT1）は選択回路21の選択情報にもなっている。
データを設定するレジスタが12であればレジスタ11は使
用しないのでシフト制御１（SFT1）によりレジスタ12に
シフト入力INが入力されるよう選択回路21を設定してお
くとシフトクロック数はレジスタ12のビット数のみでよ
いことになる。
第２図は本発明の他の実施例の回路図である。
第１図のレジスタ11にシフト制御１（SFT1）によるスキ
ャンパスのバイパスが構成されていたのが第２図ではレ
ジスタ12にシフト制御２（SFT2）によるスキャンパスの
バイパスが構成されている以外は同様である。
この例ではレジスタ11の内容を読出す時またはレジスタ
13〜1nへのデータを設定する時においてレジスタ12を使
用しなければシフト制御２（SFT2）によりレジスタ12を
バイパスすることでシフトクロック数はレジスタ12のビ
ット数だけ減少できる。
この例からも理解できるようにレジスタ11,12,…,1nの
いずれのレジスタにスキャンパスのバイパスを設けても
同様である。
第３図は本発明のさらに他の実施例の回路図である。
第３図では複数のレジスタをバイパスできるようにした
タイプの回路例であり、シフトクロック数は最大バイパ
スしたレジスタのビット数の合計だけ少なくできる。
〔発明の効果〕
以上説明したように本発明では、スキャンパスを構成す
る複数のレジスタの内、不必要なレジスタにはシフト
（SFT）とシフト制御（SFT1、２、・・・）との論理積
回路（41、42、・・・）で制御し、常時クロックを供給
していない。従って、任意のレジスタにたいして最少の
クロック数でデータを設定することができるので、無駄
な試験時間が少なくなり、試験コストを安価にでき、テ
ストパターン量も少なくできるという効果があり、また
不要なレジスタへはクロック供給しないので、消費電力
の増加も防止できるという効果がある。
【図面の簡単な説明】
第１図，第２図および第３図はそれぞれ本発明の実施例
による半導体集積回路装置の回路図、第４図は従来例の
半導体集積回路装置の回路図である。 IN……シフト入力データ、OUT……シフト出力データ、S
FT……シフト制御、SFT1……シフト制御１、SFT2……シ
フト制御２、11〜1n……レジスタ、41〜42……論理積回
路、21,22……選択回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】複数のレジスタを直列に接続したスキャン
    パスを有する半導体集積回路装置において、前記複数の
    レジスタのうち少なくとも一部のレジスタには、当該レ
    ジスタへの入力信号を当該レジスタを通すことなく直接
    出力するパスと、レジスタを通して出力される信号と前
    記パスを介して直接出力される信号とを選択する手段と
    を設け、前記選択手段が前記パスを介して直接出力され
    る信号を選択する選択信号が印加された場合には前記レ
    ジスタへのシフトクロックの供給を止めるようにしたこ
    とを特徴とする半導体集積回路。
JP63311142A 1988-12-08 1988-12-08 半導体集積回路装置 Expired - Fee Related JPH0789143B2 (ja)

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