JPH01217278A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH01217278A JPH01217278A JP63043598A JP4359888A JPH01217278A JP H01217278 A JPH01217278 A JP H01217278A JP 63043598 A JP63043598 A JP 63043598A JP 4359888 A JP4359888 A JP 4359888A JP H01217278 A JPH01217278 A JP H01217278A
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- JP
- Japan
- Prior art keywords
- shift
- data
- terminal
- input
- terminals
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- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、テスト容易化のためスキャンパスをもうけ
た集積回路に関するものである。
た集積回路に関するものである。
第２図（ａ）、 （ｂ）はそれぞれ従来のスキャンパス
付集積回路の例を示すブロック図である。第２図（ａ）
において、 （ｌａ）〜（ｌｃ）はスキャンパスを構
成するシフトレジスタ、（２）はシフトレジスタ（１ａ
）〜（１ｃ）をすべてシフトモードに切シ換えるための
シフトモード切換入力端子、（３）はシフトレジスタ（
ｔａ）〜Ｏｃ）をシフト動作させるためのシフトクロッ
ク入力端子、（４）はシフトレジスタ（ｌａ）にシフト
インするデータの入力端子、（５）はシフトレジスタ（
ｉｃ）からシフトアウトされるデータの出力端子である
。
付集積回路の例を示すブロック図である。第２図（ａ）
において、 （ｌａ）〜（ｌｃ）はスキャンパスを構
成するシフトレジスタ、（２）はシフトレジスタ（１ａ
）〜（１ｃ）をすべてシフトモードに切シ換えるための
シフトモード切換入力端子、（３）はシフトレジスタ（
ｔａ）〜Ｏｃ）をシフト動作させるためのシフトクロッ
ク入力端子、（４）はシフトレジスタ（ｌａ）にシフト
インするデータの入力端子、（５）はシフトレジスタ（
ｉｃ）からシフトアウトされるデータの出力端子である
。
また第２図（ｂ）において、 Ｑａ） 〜（ｌｃ）、
（３）は第２図（ａ）と同一のものであ、？、 （２
ａ）〜（２ｃ）はそれぞれ′シフトレジスタ（ｌａ）〜
（ｌｂ）をシフトモードに切シ換えるだめのシフトモー
ド切換入力端子、 （４ａ）〜（４ｃ）はそれぞれシフ
トレジスタ（ｌａ）〜（ｔｃ）にシフトインするデータ
の入力端子、 （５ａ）〜（５ｃ） ｔｊ：それぞれ
シフトレジスタ（１ａ）〜（ｌｃ）からシフトアウトさ
れるデータの出力端子である。
（３）は第２図（ａ）と同一のものであ、？、 （２
ａ）〜（２ｃ）はそれぞれ′シフトレジスタ（ｌａ）〜
（ｌｂ）をシフトモードに切シ換えるだめのシフトモー
ド切換入力端子、 （４ａ）〜（４ｃ）はそれぞれシフ
トレジスタ（ｌａ）〜（ｔｃ）にシフトインするデータ
の入力端子、 （５ａ）〜（５ｃ） ｔｊ：それぞれ
シフトレジスタ（１ａ）〜（ｌｃ）からシフトアウトさ
れるデータの出力端子である。
次に、これら２つの従来例の動作を説明する。
第２図（ａ）において１通常動作時はシフトモード切換
入力端子（２）をインアクティブにしてシフトレジスタ
（ｌａ）〜（ｌＣ）はただのレジスタとして使用する。
入力端子（２）をインアクティブにしてシフトレジスタ
（ｌａ）〜（ｌＣ）はただのレジスタとして使用する。
このとき端子＋３１． （４１，（５１は使用しない。
テスト時は。
まずシフトモード切換入力端子（２）をアクティブにし
て、シフトクロックとシフトデータをそれぞれ入力端子
（３１，＋４１から入力することによってシフトレジス
タ（ｌａ）〜（ｔｃ）にデータをセットする。データを
セットしてから一度通常動作をさせた後、再びシフトモ
ード切換入力端子（２）をアクティブにしてシフトクロ
ックを入力端子（３）から入力することによシフトデー
タ（ｌａ）〜（ｌｃ）のデータを出力端子（５）からシ
フトアウトする。以上の動作を繰シ返せば、集積回路内
のレジスタにデータを読み誓きすることが、他の部分の
回路を動かさずにできるので、テストが容易になる。
て、シフトクロックとシフトデータをそれぞれ入力端子
（３１，＋４１から入力することによってシフトレジス
タ（ｌａ）〜（ｔｃ）にデータをセットする。データを
セットしてから一度通常動作をさせた後、再びシフトモ
ード切換入力端子（２）をアクティブにしてシフトクロ
ックを入力端子（３）から入力することによシフトデー
タ（ｌａ）〜（ｌｃ）のデータを出力端子（５）からシ
フトアウトする。以上の動作を繰シ返せば、集積回路内
のレジスタにデータを読み誓きすることが、他の部分の
回路を動かさずにできるので、テストが容易になる。
第２図（ｂ）に示す例では、テスト時に例えばシフトレ
ジスタ（ｌａ）にデータをセットし他のシフトレジスタ
（ｌａ）、 （ＩＣ）のデータはそのまま保持しておき
たい場合、シフトモード切換入力端子（２ａ）をアクテ
ィブ、端子（２ｂ）、（２ｃ）をインアクティブにして
。
ジスタ（ｌａ）にデータをセットし他のシフトレジスタ
（ｌａ）、 （ＩＣ）のデータはそのまま保持しておき
たい場合、シフトモード切換入力端子（２ａ）をアクテ
ィブ、端子（２ｂ）、（２ｃ）をインアクティブにして
。
シフトクロックとデータをそれぞれ入力端子（３）。
（４ａ）から入力する。また、シフトレジスタ（ｉａ）
のデータのみ読み出したい場合には、シフトモード切換
入力端子（２ａ）のみをアクティブにしてシフトクロッ
クを入力端子（３）から入力すれば、出力端子（５ａ）
からシフトレジスタ（ｌａ）のデータが出力される。
のデータのみ読み出したい場合には、シフトモード切換
入力端子（２ａ）のみをアクティブにしてシフトクロッ
クを入力端子（３）から入力すれば、出力端子（５ａ）
からシフトレジスタ（ｌａ）のデータが出力される。
従来のスキャンパスつき集積回路は以上のように構成さ
れているので次のような課題がある。第２図（ａ）に示
す例ではスキャンパスが１本であるためテスト用端子の
数はシフトモード切換入力端子（２）が１本、シフトク
ロック入力端子（３）が２本、データ入力端子（４）が
１本、データ出力端子（５）が１本で合計５本と少ない
が２例えは１本のシフトレジスタのデータを読み出す場
合でも全シフトレジスタの段数分だけシフトクロックを
入力しなければならすテストパターン数が増大し、＠に
太規模集積回路では効率が悪い。一方、第２図（ｂ）に
示す例では、シフトレジスタを個別に読み出せるので効
率のよいテストパターンが作れるが、テスト用端子の数
はｎ本のシフトレジスタがある場合、シフトモード切換
入力端子（２ａ）〜（２Ｃ）がｎ本、シフトクロック入
力端子（３）が２本、データ入力端子（４ａ）〜（４ｃ
）がｎ本、データ出力端子（５ａ）〜（５Ｃ）がｎ本で
合計（３ｎ＋２）本となυ、端子数が増大して集積回路
のパッケージコストが高くなる。あるいは実装できなく
なる。
れているので次のような課題がある。第２図（ａ）に示
す例ではスキャンパスが１本であるためテスト用端子の
数はシフトモード切換入力端子（２）が１本、シフトク
ロック入力端子（３）が２本、データ入力端子（４）が
１本、データ出力端子（５）が１本で合計５本と少ない
が２例えは１本のシフトレジスタのデータを読み出す場
合でも全シフトレジスタの段数分だけシフトクロックを
入力しなければならすテストパターン数が増大し、＠に
太規模集積回路では効率が悪い。一方、第２図（ｂ）に
示す例では、シフトレジスタを個別に読み出せるので効
率のよいテストパターンが作れるが、テスト用端子の数
はｎ本のシフトレジスタがある場合、シフトモード切換
入力端子（２ａ）〜（２Ｃ）がｎ本、シフトクロック入
力端子（３）が２本、データ入力端子（４ａ）〜（４ｃ
）がｎ本、データ出力端子（５ａ）〜（５Ｃ）がｎ本で
合計（３ｎ＋２）本となυ、端子数が増大して集積回路
のパッケージコストが高くなる。あるいは実装できなく
なる。
この発明は上記のような課題を解消するものであって、
少ないテスト用端子数でシフトレジスタを個別に読み書
きできる集積回路を得ることを目的とする。
少ないテスト用端子数でシフトレジスタを個別に読み書
きできる集積回路を得ることを目的とする。
この発明の集積回路は、シフトインしたデータをそれぞ
れのシフトレジスタに分配するデマルチプレクサと、シ
フトレジスタからシフトアウトしたデータを１本にする
マルチプレクサと、コード化されたシフトモード切換入
力信号をデコードするデコーダを設けたものである。
れのシフトレジスタに分配するデマルチプレクサと、シ
フトレジスタからシフトアウトしたデータを１本にする
マルチプレクサと、コード化されたシフトモード切換入
力信号をデコードするデコーダを設けたものである。
この発明においては、コード化されたシフトモード切換
入力信号をデコーダでデコードして使うので端子数が少
なくなり、また、データをシフトイン、シフトアウトす
る端子が１本ずつで、これらがマルチプレクサとデマル
チプレクサによシ内部の複数本のシフトレジスタに分配
されているので、各シフトレジスタごとにデータのセッ
ト、読み出しができる。
入力信号をデコーダでデコードして使うので端子数が少
なくなり、また、データをシフトイン、シフトアウトす
る端子が１本ずつで、これらがマルチプレクサとデマル
チプレクサによシ内部の複数本のシフトレジスタに分配
されているので、各シフトレジスタごとにデータのセッ
ト、読み出しができる。
以下、この発明の一実施例を図について説明する。第１
図において、 （ｉａ） 〜（ｔｃ）、 （３１，（４
１，（５１は従来の回路と同一のものであり、（６）は
シフトレジスタ（ｌａ）〜（ｌｃ）の各々をシフトモー
ドに切シ換えるためのコード化された信号を入力するシ
フトモード切換入力端子、（７）は端子（６）から入力
された信号をデコードして各々のシフトレジスタへ分配
するシフトモード切換信号を生成するデコーダ、（８）
は端子（４）から入力されたシフトインデータを各シフ
トレジスタ（１ａ）〜（ＩＣ）に分配するデマルチプレ
クサ、（９）は各シフトレジスタ（ｌａ）〜（ｉｃ）か
らシフトアウトしたデータを１本にして端子（５）から
出力させるマルチプレクサである。
図において、 （ｉａ） 〜（ｔｃ）、 （３１，（４
１，（５１は従来の回路と同一のものであり、（６）は
シフトレジスタ（ｌａ）〜（ｌｃ）の各々をシフトモー
ドに切シ換えるためのコード化された信号を入力するシ
フトモード切換入力端子、（７）は端子（６）から入力
された信号をデコードして各々のシフトレジスタへ分配
するシフトモード切換信号を生成するデコーダ、（８）
は端子（４）から入力されたシフトインデータを各シフ
トレジスタ（１ａ）〜（ＩＣ）に分配するデマルチプレ
クサ、（９）は各シフトレジスタ（ｌａ）〜（ｉｃ）か
らシフトアウトしたデータを１本にして端子（５）から
出力させるマルチプレクサである。
次に実施例の動作を説明する。通常動作時は。
シフトモード切換入力端子（６）をインアクティブにし
てシフトレジスタ（ｔａ）〜（ｌｃ）はただのレジスタ
として使用する。このとき端子Ｆ３＋、 （４１，＋５
１は使用しない。テスト時は１例えばシフトレジスタ（
ｌａ）にデータをセットする場合は、端子（６）にシフ
トレジスタ（ｉａ）に割当てられているコードの信号を
入力し、端子（３）にシフトクロック、端子（４）にシ
フトレジスタ（ｌａ）にセットするデータを入力する。
てシフトレジスタ（ｔａ）〜（ｌｃ）はただのレジスタ
として使用する。このとき端子Ｆ３＋、 （４１，＋５
１は使用しない。テスト時は１例えばシフトレジスタ（
ｌａ）にデータをセットする場合は、端子（６）にシフ
トレジスタ（ｉａ）に割当てられているコードの信号を
入力し、端子（３）にシフトクロック、端子（４）にシ
フトレジスタ（ｌａ）にセットするデータを入力する。
このときデコーダ（７）によってデコードされた信号に
よシ、シフトレジスタ（ｌａ）のみがシフトモードに切
シ換わり、デマルチプレクサ（８）はシフトインデータ
をシフトレジスタ（ｌａ）に供給する。データをすべて
セットし終えたら一度通常動作をさせた後。
よシ、シフトレジスタ（ｌａ）のみがシフトモードに切
シ換わり、デマルチプレクサ（８）はシフトインデータ
をシフトレジスタ（ｌａ）に供給する。データをすべて
セットし終えたら一度通常動作をさせた後。
再びシフトモードに切シ換えて結果を端子（５）から出
力させる。ここで１例えばシフトレジスタ（ｌｂ）のデ
ータを出力させたい場合は、端子（６）にシフトレジス
タ（ｌｂ）に割当てられているコードの信号を入力し、
端子（３）にシフトクロックを入力すれば。
力させる。ここで１例えばシフトレジスタ（ｌｂ）のデ
ータを出力させたい場合は、端子（６）にシフトレジス
タ（ｌｂ）に割当てられているコードの信号を入力し、
端子（３）にシフトクロックを入力すれば。
デコーダ（７）によってデコードされた信号によシ。
シフトレジスタ（１ｂ）のみがシフトモードに切シ換わ
シ、マルチプレクサ（９）はシフトレジスタ（ｌｂ）か
らシフトアウトされるデータを端子（５）に出力する。
シ、マルチプレクサ（９）はシフトレジスタ（ｌｂ）か
らシフトアウトされるデータを端子（５）に出力する。
以上のように、この発明によれは各シフトレジスタごと
にデータのセット、読み出しができるので効率のよいテ
ストパターンが作れ、また、テスト用端子の数は０本の
シフトレジスタがある場合。
にデータのセット、読み出しができるので効率のよいテ
ストパターンが作れ、また、テスト用端子の数は０本の
シフトレジスタがある場合。
シフトモード切換入力端子（６）が＋ Ｌｌｏｇｚｎ
Ｊ本（ただし記号、ｋＪはに以上の最小の整数をあられ
す）。
Ｊ本（ただし記号、ｋＪはに以上の最小の整数をあられ
す）。
シフトクロック入力端子（３）が２本、データ入力端子
（４）が１本、データ出力端子（５）が１本で合計（Ｉ
Ｉ！ｏｇ２ｎ）＋４）本とな９．端子数が少なくてすむ
という効果がある。例えば１０本のシフトレジスタを個
別に動かすことのできる従来例の回路ではテスト用端子
数が３２本であるのに対し２本実施例では７本である。
（４）が１本、データ出力端子（５）が１本で合計（Ｉ
Ｉ！ｏｇ２ｎ）＋４）本とな９．端子数が少なくてすむ
という効果がある。例えば１０本のシフトレジスタを個
別に動かすことのできる従来例の回路ではテスト用端子
数が３２本であるのに対し２本実施例では７本である。
第１図はこの発明の一実施例によるスキャンパスつき集
積回路を示すブロック図、第２図は従来のスキャンパス
つき集積回路を示すブロック図である。 （ｌａ）〜（ｌｃ）はスキャンパスを構成する複数本の
シフトレジスタ、（３）はシフトクロック入力端子。 （４）はシフトインデータ入力端子、（５）はシフトア
ウトデータ出力端子、（６）はシフトモード切換入力端
子、（７）はデコーダ、（８）はデマルチプレクサ、（
９）はマルチプレクサである。 なお１図中、同一符号は同一または和尚部分を示す。
積回路を示すブロック図、第２図は従来のスキャンパス
つき集積回路を示すブロック図である。 （ｌａ）〜（ｌｃ）はスキャンパスを構成する複数本の
シフトレジスタ、（３）はシフトクロック入力端子。 （４）はシフトインデータ入力端子、（５）はシフトア
ウトデータ出力端子、（６）はシフトモード切換入力端
子、（７）はデコーダ、（８）はデマルチプレクサ、（
９）はマルチプレクサである。 なお１図中、同一符号は同一または和尚部分を示す。
Claims (1)
- スキャンパスをもつ集積回路において、スキャンパス
を構成する複数本のシフトレジスタと、上記シフトレジ
スタのうち１本のみをシフトモードにする信号を生成す
るデコーダと、デコーダにコード化された信号を入力す
るための入力端子と、シフトインデータを入力する入力
端子と、シフトインデータを各シフトレジスタに分配す
るデマルチプレクサと、各シフトレジスタから出力され
るシフトアウトデータのうち１本を選択するマルチプレ
クサと、マルチプレクサで選択されたシフトアウトデー
タを出力する出力端子と、シフトレジスタをシフト動作
させるシフトクロックの入力端子とを備えた集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043598A JPH01217278A (ja) | 1988-02-26 | 1988-02-26 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043598A JPH01217278A (ja) | 1988-02-26 | 1988-02-26 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217278A true JPH01217278A (ja) | 1989-08-30 |
Family
ID=12668249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63043598A Pending JPH01217278A (ja) | 1988-02-26 | 1988-02-26 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217278A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0460475A (ja) * | 1990-06-28 | 1992-02-26 | Nec Corp | Ｌｓｉテスト回路 |
| JP2001289908A (ja) * | 2000-03-09 | 2001-10-19 | Texas Instr Inc <Ti> | 低電力動作への走査ｂｉｓｔアーキテクチャの適合方法および走査ｂｉｓｔ試験構成 |
| JP2004510989A (ja) * | 2000-10-02 | 2004-04-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 内部中間スキャンテスト故障をデバッグするテストアクセスポート（ｔａｐ）コントローラシステムおよび方法 |
| JP2018054324A (ja) * | 2016-09-26 | 2018-04-05 | ラピスセミコンダクタ株式会社 | スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法 |
-
1988
- 1988-02-26 JP JP63043598A patent/JPH01217278A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0460475A (ja) * | 1990-06-28 | 1992-02-26 | Nec Corp | Ｌｓｉテスト回路 |
| JP2001289908A (ja) * | 2000-03-09 | 2001-10-19 | Texas Instr Inc <Ti> | 低電力動作への走査ｂｉｓｔアーキテクチャの適合方法および走査ｂｉｓｔ試験構成 |
| JP2004510989A (ja) * | 2000-10-02 | 2004-04-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 内部中間スキャンテスト故障をデバッグするテストアクセスポート（ｔａｐ）コントローラシステムおよび方法 |
| JP2018054324A (ja) * | 2016-09-26 | 2018-04-05 | ラピスセミコンダクタ株式会社 | スキャン回路、集合スキャン回路、半導体装置、および半導体装置の検査方法 |
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