JPH0792661B2 - イメージ表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はイメージ表示装置に係
り、更に詳細に説明すれば、高解像度のマルチメディア
表示装置に係る。

【０００２】

【従来の技術】最近のスーパーコンピュータは、大きな
データ・セットを映像化（可視化）したり、リアルタイ
ムの高解像度イメージを処理するために、しばしば使用
されている。こうするためには、大きなイメージ・デー
タ記憶域及び制御手段を高解像度の表示モニタと結合し
て使用したり、動画を表わす高解像度のカラー・イメー
ジをリアルタイム式にサンプリングすることが必要とな
る。

【０００３】多くのスーパーコンピュータは、表示コン
トローラを含んでいない。スーパーコンピュータとのユ
ーザ・インターフェースを制御するワークステーション
は、グラフィックス・コントローラを含むものが多い
が、かかるワークステーションは、その内部で生成され
たイメージのみを表示することができるに過ぎない。

【０００４】このため、当該技術分野で要請されている
表示コントローラは、ワークステーションのユーザの制
御下で、スーパーコンピュータの出力データ及び高画質
テレビジョン（ＨＤＴＶ）の入力を組合わせて、これを
解像度が非常に高いスクリーン上に映像化するように、
スーパーコンピュータ及びワークステーションとは別個
に構成されることが望ましい。

【０００５】かかる表示コントローラの要件には、種々
のイメージ又はグラフィックス映像を処理する能力と、
種々のスクリーン解像度、テレビジョン規格及びイメー
ジ・サイズに対応する能力と、カラー制御及び補正を行
う能力がある。例えば、かかる表示コントローラは、フ
ル・モーション・ビデオのリアルタイム式動画イメージ
や、静止イメージや、テキスト及びグラフィックスに対
応するものでなければならない。これらのイメージは、
ＲＧＢ、ＹＵＶ、ＨＶＣ及びカラー指標付きイメージの
ような、異なるフォーマットで表わすことができる。ま
た、グラフィックス・イメージ用の１２８０×１０２４
ピクセルといった解像度や、ＨＤＴＶ用の１９２０×１
０３５ラインといった解像度のような、種々の解像度に
も対応する必要がある。最後に、左右のビューから成る
立体イメージを、通常の２次元イメージの２倍の速度で
表示する、という要件が課される場合もある。

【０００６】１つの問題が生ずるのは、種々のソースか
らのイメージ・データを表示する際に、表示モニタの解
像度が、いずれかのソースの解像度とも異なる場合であ
る。表示系を一層複雑にしているのは、種々のイメージ
を同期的にビデオ再生して、ＲＧＢのような共通の最終
表示を得る、という要件である。

【０００７】他の問題は、映像が種々のソースから与え
られることにある。かかるソースには、例えばテレビジ
ョン・カメラや、非常に高速のスーパーコンピュータ・
インターフェースや、ワークステーション（ホスト・プ
ロセッサ）との比較的遅いインターフェースがある。こ
れらのソースに対するマルチメディア表示装置の複数の
インターフェースとそれらのデータ構造は、如何に特殊
なものであっても、同時に共存しなければならないこと
は明らかである。例えば、スーパーコンピュータのデー
タ経路について最大のスループットを与えようとして
も、これは、テレビジョンのデータ・ストリームを妨害
してはならないのである。なぜなら、テレビジョンのイ
メージを遅延させると、その情報が失われてしまうから
である。

【０００８】他の問題は、複数の異なるイメージのオー
バーレイが複雑なプロセスである、ということにある。
種々のイメージ及びその組合わせを、異なるアプリケー
ション・ウインドウ中で異なった態様で処理しなければ
ならない、というマルチタスク環境では、単純なピクセ
ルの多重化が複雑となるからである。

【０００９】これらの種々の問題に対する１つの可能な
解決法は、公知のマルチメディア表示コントローラが用
いた試みと同様のものである。この解決法は、各ソース
を別々に処理して、各ソースのデータを、それぞれ異な
る次元（解像度及びピクセル当たりのビット数）を持つ
ことがある、別々のフレーム・バッファに格納するとと
もに、全てのフレーム・バッファを同時にリフレッシュ
する、というものである。かかるシステムは高価であっ
て、全ての可能なイメージの組合わせを処理するため
に、複雑で且つ高性能のビデオ・データ経路を必要とす
る。かかる解決法は、ユーザの観点からすると、全ての
イメージを真の意味で同等に機能処理するのに必要な統
合性を欠いている。更には、種々のフレーム・バッファ
を実現するのに必要なメモリの量が、イメージを格納す
るのに実際に必要なメモリの量よりも遥かに大きくな
る、ということがある。即ち、固定されたメモリ・チッ
プの編成及び容量と、種々のイメージ表現及びフォーマ
ットとが相俟って、メモリの使用効率が低下し、かくて
所定のイメージを格納するのに実際に必要なものよりも
一層多くのメモリ・チップ又はモジュールが必要となる
のである。

【００１０】米国特許第４９９４９１２号には、標準の
ＴＶビデオ及び高解像度のコンピュータ生成グラフィッ
クス・ビデオの各々を、高解像度のグラフィックス・モ
ニタ上に表示することができるように、２つの独立ラス
タを同期させるための方法及び装置が記述されている。
この目的を達成するため、２重フレーム・バッファとし
て、ＴＶフレーム・バッファ及び高解像度フレーム・バ
ッファを使用する。スイッチング機構は、ＴＶビデオ及
び高解像度グラフィックス・ビデオのうち所定の時点で
表示すべきいずれか一方のビデオを選択する。グラフィ
ックス・データは、ウインドウ表示のために、ＴＶビデ
オと組合わされる。

【００１１】米国特許第４８２３２８６号には、フレー
ム・バッファとの通信の際にホスト・プロセッサを補助
するための、多重チャネル・データ経路アーキテクチャ
が記述されている。その図１２、図２２及び図２３に
は、フレーム・バッファのアドレッシング編成と関連す
るプレーン・モード、スライス・モード及びピクセル・
モード・フォーマットが示されている。

【００１２】米国特許第４６８４９３６号には、英数字
データ及びグラフィック・データをそれぞれ異なる解像
度で同時に表示する、表示ターミナルが記述されてい
る。個々の英数字ドット及びグラフィック・ドットは、
それぞれ一定の持続時間を有するが、これらの持続時間
の比は非整数に設定されている。これらのドットを、互
いに非同期的に混合して、ＣＲＴに対する複合ビデオ信
号を形成する。

【００１３】米国特許第４９４７２５７号には、複数の
フル・モーション・ビデオ及び静止イメージの入力信号
を受取って、これらの信号を、標準のＨＤＴＶフォーマ
ット（即ち、ＮＨＫ−ＳＭＰＴＥ １１２５ラインのＨ
ＤＴＶフォーマット）に従った、全帯域幅のカラー成分
を持つ高解像度のビデオ出力信号に組立てるラスタ・ア
センブリ・プロセッサが記述されている。一のマルチメ
ディア・アプリケーションを複数の重複ウインドウへ編
成するに当たり、各ウインドウが一のビデオ又は一の静
止イメージを構成することができるようにされている。
マルチメディア表示を組立てるために、単一の多重ポー
ト・メモリ・システムを利用する。マルチプレクサは、
かかるメモリからラスタ・データを読出して、複数のメ
モリ出力チャネル上に存在する信号を、インターレース
された３０フレーム／秒のＨＤＴＶ信号に複合化する。
かかるメモリの特定の位置に書込まれるピクセルを決定
するために、キーに基づくメモリ・アクセス・システム
を使用する。ビデオ及び静止イメージ信号のピクセル
は、４バイトを必要とし、具体的には、赤（Ｒ）、緑
（Ｇ）及び青（Ｂ）のカラー成分値と、Ｚ（深さ）値を
保持するキー・バイトとを必要とする。この米国特許
は、高画質ビデオ信号を格納したり、２つのリアルタイ
ム・イメージを格納し且つ表示することに係るものでは
ないし、多解像度の表示出力を提供するものでもない。
更に、キー・データ・バイトを使用して、メモリの書込
み動作を可能化しているので、ビデオを格納した後は、
ウインドウ内のイメージが固定されてしまう。

【００１４】米国特許第４７６１６４２号には、単一の
コンピュータが複数のプロセスを同時に実行して、各プ
ロセスの出力を複数のウインドウから選択された対応す
る表示スクリーン・ウインドウ内に表示するシステムが
記述されている。ソフトウエアに含まれるスクリーン・
プロセスは、スクリーンの複数のウインドウ部を個々の
表示部リストによって定義された表示部に割付けるため
の、１組の命令から成るサブ矩形リストを維持する。

【００１５】米国特許第４９５３０２５号に記述されて
いる装置は、ビデオ入力のアスペクト・レシオ（縦横
比）を変化させるためのものである。具体的には、ＨＤ
ＴＶビデオ信号をディジタル化し、メモリに格納した
後、これをＨＤＴＶフォーマットとは異なるアスペクト
・レシオを有するＮＴＳＣその他の周知のテレビジョン
・モニタの画像スクリーン上に表示する。

【００１６】米国特許第４６３１５８８号には、標準の
ビデオ信号上にグラフィックス・オーバーレイを生成す
るための方法が記述されている。結果的なビデオは、入
力ビデオ信号と同じ解像度及びタイミングを有する。

【００１７】米国特許第３９０４８１７号には、種々の
レーダ掃引信号又は種々のテレビジョン・ラスタ掃引信
号について動作するためのスキャン・コンバータ式表示
装置が記述されている。直列式の主メモリは、レーダ・
データの獲得速度より遥かに高い速度で、この表示装置
をリフレッシュするために用いられる。異なるビデオ・
フォーマットを有する種々のソースからのビデオに対応
するように、共通する表示装置の掃引フォーマットを変
更することが行われる。

【００１８】

【発明が解決しようとする課題】前掲の米国特許に徴し
て、本発明の目的は、複数のリアルタイム・イメージを
格納及び表示するとともに、プログラム可能な複数の出
力ビデオ解像度を使用できるようにした、マルチメディ
ア表示装置を提供することにある。本発明の他の目的
は、メモリ・デバイスを効率的に使用することができる
ようにした、新規なフレーム・バッファ編成を提供する
ことにある。本発明の他の目的は、複数のリアルタイム
・イメージ・ソースを含む複数のイメージ・ソースから
のイメージ・データを、単一のフレーム・バッファを利
用しつつ、表示することにある。本発明の他の目的は、
各ピクセルがＲＧＢデータ及び関連するキー・データを
含むビデオ・イメージの記憶フォーマットを提供するこ
とにより、このキー・データを使用して出力ビデオ・デ
ータ経路を制御し且つ格納されたビデオ・イメージの表
示を変更できるようにすることにある。

【００１９】

【課題を解決するための手段】本発明のイメージ表示装
置は、イメージ・ピクセル・データを格納するための複
数のアドレス可能な位置を有するイメージ・バッファ手
段と、このイメージ・バッファ手段の出力へ結合された
入力を有し、このイメージ・バッファ手段から読出され
たイメージ・ピクセル・データを、イメージ表示手段を
駆動する電気信号に変換するための手段とを含んでい
る。この変換手段は、イメージ表示制御手段が生成する
信号に応答して、複数の異なるタイミング・フォーマッ
トのうち、指定された解像度を有するイメージ表示手段
を駆動する電気信号に対する１つのタイミング・フォー
マットを生成する。更に、本発明のイメージ表示装置
は、イメージ表示制御手段が生成する信号に応答して、
指定された解像度に従ってイメージ・バッファ手段を構
成するための手段を含んでいる。

【００２０】このイメージ・バッファ手段は、例えば
（１）２つの２０４８位置×１０２４位置×２４ビット
のバッファ及び１つの２０４８位置×１０２４位置×１
６ビットのバッファとして、（２）２つの２０４８位置
×２０４８位置×２４ビットのバッファ及び１つの２０
４８位置×２０４８位置×１６ビットのバッファとし
て、又は（３）４つの２０４８位置×１０２４位置×２
４ビットのバッファ及び２つの２０４８位置×１０２４
位置×１６ビットのバッファとして構成することができ
る。２４ビット・バッファの各々が、ＲＧＢピクセル・
データを格納するのに対し、１６ビット・バッファの各
々は、イメージ表示制御手段から受取ったカラー指標
（ＣＩ）及び関連するウインドウ識別子（ＷＩＤ）を格
納する。イメージ・バッファ手段の出力における復号手
段は、かかるカラー指標（ＣＩ）及びこれに関連するウ
インドウ識別子（ＷＩＤ）を復号して、ＲＧＢピクセル
・データを供給する。

【００２１】本発明のイメージ表示装置は、第１のフォ
ーマットで表現されたイメージ・ピクセル・データを受
取るための入力と、当該受取ったイメージ・ピクセル・
データをＲＧＢフォーマットで格納するために、前記イ
メージ・バッファ手段へ結合された出力とを有する第１
のインターフェース手段を含んでいる。この第１のイン
ターフェース手段は、例えば、２４ビットのＲＧＢイメ
ージ・ピクセル・データを受取るように、スーパーコン
ピュータへ結合することができる。

【００２２】本発明のイメージ表示装置は、第２のフォ
ーマットで表現されたイメージ・ピクセル・データを受
取るための入力と、当該受取ったイメージ・ピクセル・
データをＲＧＢフォーマットで格納するために、前記イ
メージ・バッファ手段へ結合された出力とを有する第２
のインターフェース手段を含んでいる。この第２のイン
ターフェース手段は、ＨＤＴＶイメージ・データのソー
スへ結合され、かかるＨＤＴＶアナログ信号をサンプリ
ングしてこのアナログ信号を２４ビットのＲＧＢデータ
へ変換するための手段を含んでいる。

【００２３】第３のインターフェース手段が、イメージ
表示制御手段のデータ・バスへ結合され、かくてカラー
指標（ＣＩ）及びウインドウ識別子（ＷＩＤ）を指定す
る情報を含む、第３のフォーマットで表現されたイメー
ジ・ピクセル・データを受取る。カラー指標（ＣＩ）及
び関連するウインドウ識別子（ＷＩＤ）をイメージ・バ
ッファ手段から読出した後、これらの値を復号してキー
信号を供給することにより、関連するイメージ・ピクセ
ルに対する、第１のインターフェース手段からのＲＧＢ
データの寄与度（contribution）と、第２のインターフ
ェース手段からのＲＧＢデータの寄与度と、カラー指標
（ＣＩ）及びウインドウ識別子（ＷＩＤ）から復号した
ＲＧＢデータの寄与度を指定することができる。

【００２４】

【実施例】図１には、本発明の実施例が概略的に示され
ている。高画質マルチメディア表示コントローラ（ＨＤ
ＭＤ）１０は、スーパーコンピュータ映像化システム
（ＳＶＳ）１２、高画質テレビジョン（ＨＤＴＶ）ソー
ス１４及びワークステーション（ＷＳ）１６からイメー
ジ・データを受取るとともに、サンプルされたＨＤＴＶ
イメージをＳＶＳ１２を介してスーパーコンピュータへ
返送する。また、ＨＤＭＤ１０は、種々の解像度を有す
ることができる表示モニタ１８にもサービスを与える。
本明細書では、中解像度の表示モニタが、例えば１２８
０×１０２４ピクセルの解像度を有し、高解像度の表示
モニタが、例えば１９２０×１５３６ピクセル又は２０
４８×１５３６ピクセルの解像度を有し、ＨＤＴＶ用の
表示モニタが、１９２０×１０３５ピクセルの解像度を
有するものとする。表示モニタ１８のスクリーンには、
一例として、スーパーコンピュータが合成したイメージ
１８ａと、ＨＤＴＶイメージ１８ｂと、ユーザ・インタ
ーフェース（ＷＳ）のイメージ１８ｃが示されており、
これらのイメージは、いずれも異なる重複ウインドウ内
に置かれている。ユーザ・インターフェースをＨＤＭＤ
モニタ１８上で直接的に実行することが可能であるの
で、ＷＳ１６がそれ自体の表示モニタを有するか否か
は、ユーザの好みによる。ＷＳ１６のインターフェース
は、必要な電気的インターフェースをＨＤＭＤ１０に与
えるものであって、これをＷＳ１６中のプラグ・イン・
ボードとすることができる。推奨実施例では、このイン
ターフェースは、ＩＢＭ社が提唱した「マイクロ・チャ
ネル」に準拠する。一般に、ＷＳ１６内に搭載された適
当なＨＤＭＤ１０のインターフェース回路とのユーザ・
インターフェースについては、任意のワークステーショ
ン又はパーソナル・コンピュータを使用することができ
る。このように、ＨＤＭＤ１０の回路は、ＷＳ１６のア
ドレス可能な拡張部として機能する。

【００２５】簡術すると、ＨＤＭＤ１０は、次の諸機能
を有する。但し、これらの実現形態については、後で詳
述する。ＨＤＭＤ１０のフレーム・バッファ・アーキテ
クチャは、種々のユーザ要件及びアプリケーションに対
応するように再構成可能である。これらの要件には、２
重バッファ化された、２０４８ピクセル×１５３６ピク
セル×２４ビットのような、非常に解像度が高いフル・
カラーのスーパーコンピュータ・イメージを与えるとい
う要件と、２つの２０４８ピクセル×１０２４ピクセル
のバッファ（１つの２重バッファ）を使用して、フル・
スピードの背景オーバーレイを以て、スーパーコンピュ
ータ及びＨＤＴＶのフル・カラーのイメージをサポート
するという要件と、ＷＳ１６からの２０４８ピクセル×
１０２４ピクセル×２４ビット（２重バッファ）及び２
０４８ピクセル×１０２４ピクセル×１６ビットのグラ
フィックスによるグラフィックス・オーバーレイを以
て、ＨＤＴＶのみの又はスーパーコンピュータのみの中
解像度イメージ表示を与えるという要件と、インターレ
ースされたＨＤＴＶ入力及び超高解像度のノン・インタ
ーレース出力を与えるという要件と、立体映像（３次元
イメージ）出力をサポートするという要件が含まれてい
る。

【００２６】拡張可能（open-ended）アーキテクチャ
は、機能上の変更を伴うことなしに、適当なイメージ記
憶及び入出力帯域幅の要件を満足するように、ＨＤＭＤ
１０のフレーム・バッファを拡張することを可能にす
る。かくて、ユーザは、種々の解像度、フレーム・サイ
ズ、フォーマット比及びリフレッシュ速度を持つ、表示
モニタを定義することができる。また、ユーザは、種々
の表示モニタ又はプロジェクタを使用し且つ将来のテレ
ビジョン規格及び種々の通信リンクに対応するために、
ビデオ同期ハードウエアを予めプログラムすることがで
きる。

【００２７】このアーキテクチャは、フル・カラーのリ
アルタイム式にサンプルされたＨＤＴＶデータ及びＳＶ
Ｓ処理されたビデオ・データを、同一の表示モニタ上に
同時に表示することもできる。こうするため、ＨＤＭＤ
１０は、高速のスーパーコンピュータ・イメージを、フ
レーム・バッファに接続されたローカルの表示モニタ１
８と同期させることにより、スーパーコンピュータから
受取ったデータの可変フレーム速度に起因するモーショ
ン・アーチファクトを除去する。

【００２８】ＨＤＭＤ１０は、ＨＤＴＶビデオのサンプ
リング及び表示も行う。この場合、再プログラム可能な
同期及び制御回路が、種々のＨＤＴＶ規格に対応するこ
とを可能にする。また、ＨＤＭＤ１０は、サンプルされ
たＨＤＴＶデータのディジタル出力を、後の処理のため
にスーパーコンピュータのような外部装置へ供給する。
これに用いる通信リンクは、ＡＮＳＩ規格に準拠した高
性能並列インターフェース（ＨＰＰＩ）で実現すること
が望ましい。また、ＨＤＭＤ１０は、マルチタスク環境
をサポートして、ユーザが複数のアプリケーションを同
時に実行することを可能にする。

【００２９】一例を挙げれば、ユーザは、複数のアプリ
ケーション・ウインドウを定義するとともに、これらの
ウインドウ中の内部及び外部イメージの処理を定義する
ことができる。また、ユーザは、ＨＤＴＶイメージのウ
インドウ表示及びオプションとしてのハードウエア・ス
ケーリングを制御することができる。ＨＤＭＤ１０のメ
モリ・アーキテクチャは、超高密度のビデオＲＡＭ（Ｖ
ＲＡＭ）デバイスを包含して、構成要素の数及び電力消
費を低減させるようにしている。

【００３０】図２は、ＨＤＭＤ１０の全容図を示す。Ｈ
ＤＭＤ１０は、主要な機能ブロックを６つ含んでおり、
そのうちの５つは、基板にプラグ・イン可能な回路ボー
ドとして実現されている。これらの主要な機能ブロック
は、２つのフレーム・バッファ（フレーム・バッファ・
メモリＡ：ＦＢＡ）２０及び（フレーム・バッファ・メ
モリＢ：ＦＢＢ）２２と、ビデオ出力ボード（ＶＩＤ
Ｂ）２４と、高速インターフェース・ボード（ＨＳＩ）
２６と、高画質テレビジョン・インターフェース（ＨＤ
ＴＶＩ）２８を含んでいる。動作のためには、１つのフ
レーム・バッファ・メモリ、即ちフレーム・バッファ
（ＦＢ）と、ビデオ出力ボード２４が必要である。他の
全てのプラグ・イン・ボードは、ユーザが定義したシス
テム構成に応じて、その搭載の是非を決定することがで
きる。

【００３１】基板上に物理的に配置されているのは、そ
れぞれＡ及びＢと表記されているワークステーション・
データ経路（ＷＳＤＰ）デバイス３０及び３２と、直列
データ経路デバイス３４と、ビデオ・データ経路デバイ
ス３６と、ＷＳインターフェース・デバイス３８と、Ｆ
ＢＡコントローラ４０及びＦＢＢコントローラ４２に加
えて、それぞれＡ及びＢと表記されている状態マシン４
４及び４６であり、これらのデバイスは、共通の表示制
御及びデータ経路機能を遂行する。

【００３２】高速インターフェース・ボード２６は、Ｓ
ＶＳ１２とのインターフェースを与えて、ＳＶＳ１２の
イメージをＦＢＡ２０又はＦＢＢ２２に直接パスさせ
る。また、高速インターフェース・ボード２６は、ＨＤ
ＴＶＩ２８からサンプルされたビデオ・データを受取っ
て、かかるサンプル済みのデータを後の処理のためにＳ
ＶＳ１２へパスさせる。

【００３３】ＦＢＡ２０及びＦＢＢ２２は、当該技術分
野では周知の２重ポート式ＶＲＡＭを用いて、実現する
ことができる。各フレーム・バッファの１次ポートは、
ＳＶＳ１２又はＨＤＴＶＩ２８からマルチプレクサ４
８、５０を介してデータを受取るか、或いはＷＳＤＰデ
バイス（Ａ）３０又はＷＳＤＰデバイス（Ｂ）３２から
データを受取る。各フレーム・バッファの２次ポート
は、４つのピクセルを直列データ経路デバイス３４へ並
列にシフト・アウトする。この動作に必要なシフトアウ
ト・クロックは、ビデオ出力ボード２４の同期ジェネレ
ータ２４ａから受取られる。このクロックは、必要なス
クリーン解像度に依存して、最大３３ＭＨzの周波数ま
でプログラム可能である。かくて、１つのフレーム・バ
ッファは、最大１３２ＭＨz （４ピクセル×３３ＭＨ
z）のビデオ出力を供給し、２つのフレーム・バッファ
は、最大２６４ＭＨz （８ピクセル×３３ＭＨz）の出
力を供給する。後者の周波数は、３×１０¹⁶個のピクセ
ルを、６０Ｈzのリフレッシュ速度でノン・インターレ
ース式に表示する場合のビデオ出力と対応している。

【００３４】直列データ経路デバイス３４は、ＦＢＡ２
０及びＦＢＢ２２の直列出力を組合わせて、２４ビット
の赤、緑及び青（ＲＧＢ）成分を持つＳＶＳ１２のイメ
ージと、１６ビットのカラー成分を持つＷＳ１６のイメ
ージと、マルチウインドウ制御コードとを表わす。ビデ
オ・データ経路デバイス３６は、イメージ・オーバーレ
イのためのマルチウインドウ制御機能を実現したもので
ある。ビデオ・データ経路デバイス３６の出力は、４ピ
クセル又は８ピクセル用のＲＧＢディジタル・データを
並列に供給して、かかるピクセル・データを、ビデオ出
力ボード２４のシリアライザ２４ｂにパスさせる。

【００３５】ビデオ出力ボード２４の主要な機能は、Ｆ
ＢＡ２０及びＦＢＢ２２の一方又は両方に格納されたイ
メージを表示することである。ビデオ・データ経路デバ
イス３６の直列化されたディジタル出力は、高性能のデ
ィジタル／アナログ・コンバータ（ＤＡＣ）２４ｃへ加
えられ、そこで表示モニタ１８の入力として用いるのに
適したアナログ形式の赤、緑及び青成分信号へ変換され
る。更に、ビデオ出力ボード２４は、ＦＢＡ２０及びＦ
ＢＢ２２の２次ポートへ、ビデオ同期信号を与える。同
期ジェネレータ２４ａは、ビデオ・クロックをＤＡＣ２
４ｃへ供給するとともに、ビデオ要求及びメモリ・リフ
レッシュ要求を状態マシン４４及び４６へ供給する。

【００３６】ＨＤＴＶＩ２８は、ＨＤＴＶビデオのデジ
タイザ及びスケーラとして機能するとともに、ＦＢＡ２
０及びＦＢＢ２２の一方又は両方に対するイメージ・デ
ータのソースとしても機能する。更に、ＨＤＴＶＩ２８
は、高速インターフェース・ボード２６の高性能並列イ
ンターフェース（ＨＰＰＩ）出力ポートを介してＳＶＳ
１２へ返送されるべき、そのディジタル・ビデオ出力を
再フォーマットする。

【００３７】ＦＢＡ２０及びＦＢＢ２２は、ＦＢＡコン
トローラ４０及びＦＢＢコントローラ４２によってそれ
ぞれ制御され、また状態マシン４４及び４６によっても
それぞれ制御される。状態マシン４４及び４６は、メモ
リ・サイクルを実行させるための信号を生成するととも
に、ＨＰＰＩ、同期ジェネレータ２４ａ、ＷＳＤＰデバ
イス３０及び３２からのバス要求間の調停を行う。もし
ＨＤＴＶ及びＳＶＳのイメージ・ソースが両方とも使用
されるならば、状態マシン４４及び４６は、それぞれ独
立的に動作する。もしＨＤＴＶのみの又はＳＶＳのみの
ソースが使用されるならば、状態マシン４４は、マルチ
プレクサ５２を介して、ＦＢＡ２０及びＦＢＢ２２の両
方を並列に制御する。

【００３８】ＦＢＡコントローラ４０及びＦＢＢコント
ローラ４２は、ＦＢＡ２０及びＦＢＢ２２に対する全て
のアドレスと、殆どのメモリ制御信号を供給する。ＦＢ
Ａコントローラ４０及びＦＢＢコントローラ４２の各々
は、同期ジェネレータ２４ａからタイミング制御信号を
受取るとともに、高速インターフェース・ボード２６及
びＨＤＴＶＩ２８から、ＳＶＳ及びＨＤＴＶのイメージ
・ウインドウ座標をそれぞれ受取る。

【００３９】ＷＳインターフェース・デバイス３８は、
ユーザが、全ての制御ハードウエア並びにＦＢＡ２０及
びＦＢＢ２２をアクセスできるようにする。また、ＷＳ
インターフェース・デバイス３８は、状態マシン４４及
び４６に信号を供給して、ＷＳ１６の要求を指示する。

【００４０】図２のデータ経路には、２つのマルチプレ
クサ４８、５０が存在する。マルチプレクサ４８が、高
速インターフェース・ボード２６からの入力イメージを
ＦＢＡ２０及びＦＢＢ２２の両方に書込むことを可能に
するのに対し、マルチプレクサ５０は、ＨＤＴＶイメー
ジをＦＢＡ２０及びＦＢＢ２２の両方に書込むことを可
能にする。前者の動作モードが、スーパーコンピュータ
のイメージを高解像度の表示モニタ上に表示することを
可能にするのに対し、後者の動作モードは、ＨＤＴＶイ
メージを高解像度で且つノン・インターレース・モード
の表示モニタ上に表示することを可能にする。第３のモ
ードは、中解像度イメージを立体式の３次元モードで出
力することを可能にする。この第３のモードでは、かか
るイメージは高解像度イメージとして処理され、ＦＢＡ
２０及びＦＢＢ２２の両方に書込まれる。ＦＢＡ２０及
びＦＢＢ２２の両方からのデータは、１２０Ｈzの垂直
周波数及び２４０ＭＨzのビデオ・ピクセル・クロック
で以て、直列データ経路デバイス３４へ送られる。スー
パーコンピュータのような外部データ・プロセッサが供
給する立体式のＨＤＴＶイメージを表示するために、こ
れと同じアプローチが用いられる。

【００４１】前述の内容に基づいて、ＨＤＭＤ１０の可
能な構成及びアプリケーションは、次のものを含んでい
る。ＨＤＭＤ１０は、中解像度イメージを出力し且つＳ
ＶＳのみのイメージを入力するというモードで動作する
ことができる。この動作モードでは、ＦＢＡ２０及びＦ
ＢＢ２２の一方と高速インターフェース・ボード２６と
が必要となる。アプリケーションには、スーパーコンピ
ュータのみのグラフィックスを、中解像度の又はＨＤＴ
Ｖ規格に準拠する表示モニタ上に表示することが含まれ
る。例えば、複数のイメージをノン・インターレース・
モードの中解像度のスクリーン上で表示及び修正して、
これをスーパーコンピュータのディスク・アレイ上にフ
レーム単位で格納することができる。次に、かかる格納
済みのイメージを、スーパーコンピュータのディスク・
アレイからフレーム・バッファへ読み戻し、これをＨＤ
ＴＶモードで動作するビデオ出力ボード２４によって表
示するとともに、リアルタイム式に（例えば３０フレー
ム／秒の速度で）ＨＤＴＶテープ・レコーダ上に記録す
ることにより、円滑なモーション・ビデオを与えること
ができる。

【００４２】また、ＨＤＭＤ１０は、高解像度イメージ
を出力し且つＳＶＳのみのイメージを入力するというモ
ードでも動作することができる。この動作モードでは、
ＦＢＡ２０及びＦＢＢ２２の両方並びに高速インターフ
ェース・ボード２６が必要となる。高速インターフェー
ス・ボード２６のＨＰＰＩから加わる入力データは、Ｆ
ＢＡ２０及びＦＢＢ２２の両方に書込まれる。この動作
モードでは、スーパーコンピュータのみのグラフィック
ス及び高解像度イメージを表示するために、ＨＤＭＤ１
０が使用される。

【００４３】また、ＨＤＭＤ１０は、中解像度イメージ
を出力し且つＳＶＳ及びＨＤＴＶのイメージを入力する
というモードでも動作することができる。この動作モー
ドでは、ＦＢＡ２０及びＦＢＢ２２と、高速インターフ
ェース・ボード２６と、ＨＤＴＶＩ２８が必要となる。
サンプルされたＨＤＴＶフレームの全体又は一部は、高
速インターフェース・ボード２６を介してスーパーコン
ピュータへ戻され、またＦＢＢ２２を介して表示モニタ
１８にも戻される。例えば、スーパーコンピュータが処
理した当該イメージは、ＦＢＡ２０へ戻されて、そこに
格納される。かくて、両方のイメージが同一の表示モニ
タ１８上の別個の又は重複ウインドウに共存するから、
未処理の及び処理済みのビデオ・ソースの両方に対する
アクセスが容易となる。

【００４４】更に、ＨＤＭＤ１０は、高解像度イメージ
を出力し且つＨＤＴＶのみのイメージを入力するという
モードでも動作することができる。この動作モードで
は、ＦＢＡ２０及びＦＢＢ２２の両方並びにＨＤＴＶＩ
２８が必要となる。インターレースされたＨＤＴＶイメ
ージは、ノン・インターレース・モードで動作する超高
解像度の表示モニタ１８上に表示される。この動作モー
ドの利点は、超高解像度の表示モニタ１８が、ＨＤＴＶ
の解像度に必要なスクリーン領域よりも３０％大きなス
クリーン領域を与える、という点にある。このような追
加のスクリーン領域は、ＷＳ１６からのユーザ・インタ
ーフェース・テキスト又はグラフィックスのために使用
することができる。

【００４５】更に、ＨＤＭＤ１０は、立体映像出力モー
ドで動作することもできる。中解像度又はＨＤＴＶの立
体イメージのいずれか一方を表示するためには、ＦＢＡ
２０及びＦＢＢ２２の両方、並びに高速インターフェー
ス・ボード２６又はＨＤＴＶＩ２８が必要となる。ビデ
オ帯域幅を倍増して一層広い直列データ経路を与えるた
めには、ＦＢＡ２０及びＦＢＢ２２の両方が必要とな
る。従って、立体映像モードでは、使用可能なフレーム
・バッファ・メモリのうち半分が、イメージを格納する
ためには使用されないのである。以上では、ＨＤＭＤ１
０の一般的な構成及びその使用方法の幾つかの例を提示
したから、以下では、図２に示す各機能ブロックを一層
詳細に説明する。

【００４６】ＦＢＡ２０、ＦＢＢ２２ これらのフレーム・バッファが互いに同一の構成を有す
るという理由で、図３には、ＦＢＡ２０だけが示されて
いる。ＦＢＡ２０は、１２８Ｍビット（１２８×１０⁶
ビット）を格納するため、４ＭビットのＶＲＡＭデバイ
ス２０ａを３２個含んでいる。ＶＲＡＭ２０ａの各々
は、２５６Ｋワード×１６ビット（１ワード＝１６ビッ
ト）として編成される。ＶＲＡＭ２０ａのＩ／Ｏピンは
それぞれ縦方向に接続されていて、４つの３２ビット・
データ経路（ＤＱ０−ＤＱ３）を与える。これらのデー
タ経路の下位２４ビットは、関連する４つのパイプライ
ン・レジスタ（Ｒ０−Ｒ３）へそれぞれ結合され、一
方、これらのパイプライン・レジスタは、関連する４つ
のクロック・パルス・シーケンス（ＲＣＬＫ０−ＲＣＬ
Ｋ３）に応じて、６４ビットのＳＶＳバスからロードさ
れる。また、各データ経路（ＤＱ０−ＤＱ３）の３２ビ
ット部分は、４つ設けられた両方向性のＷＳＤＰデバイ
ス３０（ＷＳＤＰ０−ＷＳＤＰ３）の１つとそれぞれ結
合される。

【００４７】先に述べたように、スーパーコンピュータ
のイメージは、スクリーンの各位置ごとに２つの２４ビ
ット・データ・ワードを格納するために、２重バッファ
式のフレーム・バッファを使用する。また、ＷＳ１６の
イメージは、１６ビット／ピクセルを必要とする。但
し、そのうちの８ビットが、カラー指標（ＣＩ）の値を
表わすのに対し（この値は、ビデオ索引テーブルを用い
て、２４ビットに変換される）、残りの８ビットは、ピ
クセル属性又は表示スクリーンのウインドウ識別子（Ｗ
ＩＤ）の値を表わす。一般に、ＷＳ１６の性能は、モー
ション・イメージを送るには遅過ぎるため、ＷＳ１６の
データについては、かかる２重バッファ式のフレーム・
バッファは必要ない。

【００４８】本明細書で使用する規約に従って、ＶＲＡ
Ｍ２０ａは、ＦＢｘｍｎｉとして指定される。但し、Ｆ
ＢＡ２０についてはｘ＝Ａで、ＦＢＢ２２についてはｘ
＝Ｂであり、ｍは０、１、２又は３に等しい行数であ
り、ｎは０、１、２又は３に等しい列数であり、ｉはｚ
方向におけるＶＲＡＭの数（前方＝０及び後方＝１）で
ある。かくて、ＦＢｘ０ｎｉは、ＦＢＡ２０又はＦＢＢ
２２のいずれか一方の上側の行における８つのＶＲＡＭ
を指定する。同様に、ＦＢｘｍ０ｉは、ＦＢＡ２０又は
ＦＢＢ２２のいずれか一方の左端の列における８つのＶ
ＲＡＭを指定し、ＦＢＡｍ０ｉは、ＦＢＡ２０の左端の
列における８つのＶＲＡＭを指定し、ＦＢＢ２３１は、
ＦＢＢ２２の行２、列３において後方の「スライス」に
位置するＶＲＡＭを指定する。

【００４９】図４の編成は、データ及びビデオ経路のビ
ット幅を実質的に減少させているばかりか、制御信号の
数をも最小限に抑制している。当業者には明らかなよう
に、このようなフレーム・バッファは、２Ｋ×２Ｋ×３
２ビットの汎用メモリとしても使用することができる。

【００５０】しかし、本発明の目的に従って、ここに与
えられるフレーム・バッファは、２つの２０４８位置×
１０２４位置×２４ビットのバッファ及び１つの２０４
８位置×１０２４位置×１６ビットのバッファとして、
又は２つの２０４８位置×２０４８位置×２４ビットの
バッファ及び１つの２０４８位置×２０４８位置×１６
ビットのバッファとして、或いは４つの２０４８位置×
１０２４位置×２４ビットのバッファ及び２つの２０４
８位置×１０２４位置×１６ビットのバッファとして構
成される。この場合、２４ビット・バッファが、ＲＧＢ
ピクセル・データを格納するのに対し、１６ビット・バ
ッファは、カラー指標（ＣＩ）データ及びウインドウ識
別子（ＷＩＤ）データを格納する。

【００５１】図３及び図５において、ＦＢＡ２０は、図
面の縦方向を向いた２つの、１６ＶＲＡＭスライスを有
するものと考えることができる。前方スライスは、
（０：１５）の番号を付した複数のＩ／Ｏピンを有し、
２４ビットのＳＶＳイメージのうち下位の１６ビットを
格納する。後方スライスは、２つの部分で表わされる。
即ち、第１の部分は（１６：２３）の番号を付した複数
のＩ／Ｏピンを持ち、２４ビットのＳＶＳイメージのう
ち上位の８ビットを格納する。後方スライスの第２の部
分は図６に別個に示されており、１６ビットのＷＳ１６
のイメージ・データを、各ピクセルごとに８ビットのカ
ラー指標（ＣＩ）データ及び８ビットのウインドウ識別
子（ＷＩＤ）データとして格納する。なお、カラー指標
（ＣＩ）データが、ＷＳ１６のイメージ・ピクセルのビ
ット（０：７）に相当するのに対し、ウインドウ識別子
（ＷＩＤ）データは、ＷＳ１６のイメージ・ピクセルの
ビット（８：１５）に相当する。

【００５２】先に述べたように、中解像度モードの場
合、ＳＶＳイメージは、２Ｋ×１Ｋの２重バッファ・イ
メージとして格納される。もし、ＦＢＡ２０及びＦＢＢ
２２と混同しないように、２つのバッファを「バッファ
Ａ′」及び「バッファＢ′」と表わすものとすれば、Ｓ
ＶＳイメージは、図５に示すように格納されることにな
る。但し、バッファＡ′のライン０、１、２、３が全て
のＶＲＡＭにおいて０の行アドレスを持っていて、ＦＢ
０、ＦＢ１、ＦＢ２、ＦＢ３のスライスにそれぞれ格納
されるのに対し、バッファＢ′のライン０、１、２、３
は全てのＶＲＡＭにおいて２５６の行アドレスを持って
いて、ＦＢ２、ＦＢ３、ＦＢ０、ＦＢ１のスライスにそ
れぞれ格納される。ライン５、６、７、８は、ライン
０、１、２、３に関して１だけインクレメントした行ア
ドレスを有し、以下同様である。

【００５３】図６は、ＷＳ１６のラインの順序を示して
いる。カラー指標（ＣＩ）データのライン０が、行アド
レス０を持つＶＲＡＭの上位行に格納され、一方、ウイ
ンドウ識別子（ＷＩＤ）データのライン０は、行アドレ
ス２５６を持つＶＲＡＭの第３行に格納される。カラー
指標（ＣＩ）データのライン１は、行アドレス０を持つ
第２行に格納され、ウインドウ識別子（ＷＩＤ）データ
のライン１は、行アドレス２５６を持つＶＲＡＭの第４
行に格納され、以下同様である。ライン５のデータは、
行アドレスをライン０に関して４だけインクレメントす
ることにより、ＶＲＡＭの同じ行に格納され、以下同様
である。

【００５４】かかる新規なライン／アドレスの分散配置
技法を用いると、直列データ経路デバイス３４に必要な
幅を減少させることができる。また、かかるイメージ・
ラインの分散配置技法は、ＶＲＡＭの大半の直列入力／
出力ビットを接続することを可能にするから、ＶＲＡＭ
の使用効率が著しく向上する。各列における合計１６本
の導体は、８つの２対１マルチプレクサ５４により多重
化される。その結果、各列の直列出力が、４０ビットの
ＲＧＢ、カラー指標（ＣＩ）及びウインドウ識別子（Ｗ
ＩＤ）データを与えるようになる。

【００５５】直列出力の編成を一層詳細に説明するた
め、図７には、ＶＲＡＭの２次ポートに現れる出力デー
タ・ビット（ＳＤＱ）が示されており、特に、列「ｎ」
における８つのＶＲＡＭに対するＳＤＱ接続が示されて
いる。

【００５６】ＦＢｍｎ０として指定されるＶＲＡＭは、
ＳＤＱをビット単位で接続されており、かくて１６本の
直列出力を与える。接続されているのは、ＦＢｘ０ｎ１
及びＦＢｘ１ｎ１についてはＳＤＱビット（７：０）で
あり、ＦＢｘ２ｎ１及びＦＢｘ３ｎ１についてはビット
（７：０）であり、ＦＢｘ０ｎ１及びＦＢｘ１ｎ１につ
いてはビット（１５：８）であり、ＦＢｘ２ｎ１及びＦ
Ｂｘ３ｎ１についてはビット（１５：８）である。かく
て、合計で６つの、８ビット直列データ・バスがある。
図８に示すように、かかる８ビット直列データ・バスの
うち４つのバスが、それぞれ８ビットのＦＢカラー成分
として働く。即ち、青成分のためにＳＶＳＢｎ＜７：０
＞が、緑成分のためにＳＶＳＧｎ＜７：０＞が、赤成分
のためにＳＶＳＲＡｎ＜７：０＞及びＳＶＳＲＢｎ＜
７：０＞が働くのである。赤のビットは、ビデオ・リフ
レッシュ・アドレスの２ビットに基づいて多重化され
て、ＳＶＳの赤成分を与える。図５のマルチプレクサ５
４は、直列バスの競合を排除するため、各ビデオ・ライ
ンごとに、ＦＢチップの２つの行の直列出力を可能化し
て、ＷＳ１６のイメージのカラー指標（ＣＩ）及びウイ
ンドウ識別子（ＷＩＤ）データを生ぜしめる。その結
果、赤の情報がカラー指標（ＣＩ）データ及びウインド
ウ識別子（ＷＩＤ）データと同じＦＢ部分に格納されて
いるために、２４ビットのＳＶＳイメージの赤の部分
が、２つのラインに対して同時に可能化されることにな
る。

【００５７】しかし、高解像度イメージは、中解像度イ
メージについて前記で説明したものとは異なるラインの
分散配置を必要とする。ＳＶＳイメージは、２重式の２
Ｋ×２Ｋ×２４ビット・バッファに格納される。このイ
メージ・バッファの編成は、図１０及び図１１に示され
ている。図１０のＳＶＳラインの分散配置は中解像度イ
メージの場合と似ているが、バッファＡ′及びＢ′は水
平方向に分割されている。換言すれば、バッファＡ′及
びＢ′中のラインは、それぞれの行アドレスが異なるの
ではなくて、列アドレスが異なるのである。従って、Ｗ
Ｓ１６の複数のラインは、図１１に示すように分散配置
される。

【００５８】図１２には、高解像度イメージの場合の、
２重フレーム・バッファの編成が示されている。図１２
を参照すると、ＦＢＡ２０及びＦＢＢ２２の各々がそれ
ぞれ２重（Ａ′、Ｂ′）ＳＶＳ ２Ｋ×２Ｋ×２４ビッ
トの要素を保持すること、そしてＷＳ１６のイメージ・
バッファもＦＢＡ２０及びＦＢＢ２２の間で分割されて
いることが判る。

【００５９】図１３には、高解像度イメージの場合の、
ピクセルの水平方向の分散配置が示されている。図示の
ように、全ての偶数ピクセルがＦＢＡ２０に格納される
のに対し、全ての奇数ピクセルはＦＢＢ２２に格納され
る。かかる編成を用いると、直列データ経路デバイス３
４の出力を、ビデオ・データ経路デバイス３６の入力に
おいて一層均等に分散させることができる。

【００６０】図１４には、走査ライン番号を付記した２
つのＨＤＴＶフィールドが示されている。かかるＨＤＴ
Ｖイメージ・ラインの分散配置は、図１５に示されてい
る。これは先に述べた中解像度イメージのフレーム・バ
ッファの編成と似ているが、可視的なＨＤＴＶイメージ
・ラインの数が１０３５に等しいため、最初の１０２４
本のラインはバッファＡ′に格納され、残りのラインは
図示の順序でバッファＢ′に格納される。

【００６１】ワークステーションの読出し／書込み動
作、ビデオ・リフレッシュ・サイクル等を含む、種々の
ＦＢメモリ・サイクルは、ＦＢＡコントローラ４０及び
ＦＢＢコントローラ４２により開始される。ＦＢＡコン
トローラ４０及びＦＢＢコントローラ４２は、図３及び
図９に示すＶＲＡＭ用の制御信号と、ＦＢアドレス（図
示しないが、全てのＶＲＡＭと共通）を供給する。ＦＢ
Ａ２０及びＦＢＢ２２の各行（ＦＢｘ０ｍｉ、ＦＢｘ１
ｍｉ、ＦＢｘ２ｍｉ、ＦＢｘ３ｍｉ）が、対応する行ア
ドレス・ストローブ信号（ＲＡＳ０−ＲＡＳ３）を有す
るのに対し、各列（ＦＢｘｎ０ｉ、ＦＢｘｎ１ｉ、ＦＢ
ｘｎ２ｉ、ＦＢｘｎ３ｉ）は、対応する列アドレス・ス
トローブ信号（ＣＡＳ０−ＣＡＳ３）を有する。図示の
ように、４つの書込み可能化（ＷＥ）信号として、３２
ビットのＦＢの各８ビットにそれぞれ対応する、ＷＥＷ
Ｓ、ＷＥＲ、ＷＥＧ及びＷＥＢが与えられるから、これ
を利用して個々のバイトに対する書込みを行うことがで
きる。直列可能化信号（ＳＥ＜０：３＞）は、ビデオ・
リフレッシュすべきライン番号を指定する。即ち、ビデ
オ・リフレッシュ・アドレスの２つの最下位ビットが、
直列可能化（ＳＥ）信号の１つを可能化する。特定の各
ラインについてはＦＢｘｍｎ０として指定される複数の
ＶＲＡＭの唯１つの行だけが必要となるため、直列可能
化信号（ＳＥ＜０：３＞）は、これらのＶＲＡＭだけを
制御するに過ぎない 。対照的に、ＦＢｘｍｎ１として
指定される複数のＶＲＡＭは、赤のイメージだけではな
く、２つのメモリ行に格納されるＷＳイメージも格納す
る。従って、ＦＢｘｍｎ１として指定される複数のＶＲ
ＡＭについては、図３に示すＯＲゲートＯＲ１及びＯＲ
２が、追加の２つの直列可能化信号（ＳＥ４、ＳＥ５）
を生成する。本発明のこれらの側面については、図１７
を参照して、以下で詳述する。

【００６２】ワークステーション・データ経路（ＷＳＤ
Ｐ）デバイス３０、３２ 図３に示すように、ＷＳ１６からＦＢに至るデータ経路
は、ＷＳＤＰデバイス（Ａ）３０又はＷＳＤＰデバイス
（Ｂ）３２のデータをＦＢに書込んだり、ＦＢから読み
戻すことを可能にする。かかるＷＳＤＰデバイスのアー
キテクチャは、ユーザが指定したモードに依存して、３
２ビットの１つのＷＳワードで種々の動作を表わすこと
を可能にする。例えば、１つのＷＳワードは、各々が８
ビットの長さを有する４つのＷＳカラー指標（ＣＩ）又
はウインドウ識別子（ＷＩＤ）の値を表わすか、２４ビ
ットの長さを有する１つのフル・カラー・ピクセルを表
わすか、又は４つの連続するピクセルの各々ごとに単一
の８ビット・カラー成分を表わすことができる。４つの
ＷＳＤＰデバイスを用いて前述のような柔軟性を達成す
ることができるが、その環境とは、ＷＳ１６のデータが
かかる４つの全てのＷＳＤＰデバイスに対して共通であ
り、そして当該ＷＳＤＰデバイスの各々が関連するＦＢ
に対する別個の３２ビット出力を有する、というような
ものである。

【００６３】図１６には、４つのＷＳＤＰデバイス
（Ａ）３０又はＷＳＤＰデバイス（Ｂ）３２のうちの１
つのブロック図が示されている。ＷＳ１６からの入力デ
ータが、図面の底部において４バイトへ区分されている
のに対し、ＦＢから出力される４バイトは図面の頂部に
示されている。ＤＰＢＬＫ１及びＤＰＢＬＫ２と表記さ
れた２種類のタイプから成る、４つのサブセクションが
設けられている。ＤＰＢＬＫ１は、左端のサブセクショ
ン中でだけ使用される。他のＷＳＤＰデバイス中のサブ
セクションは、ＤＰＢＬＫ１及びＤＰＢＬＫ２と機能的
に同一であるが、他の３つのＷＳＤＰデバイスの各々に
ついては、ＤＰＢＬＫ１は、１セクション分だけ右方に
移動している。例えば、ＷＳＤＰデバイス（３）では、
ＤＰＢＬＫ１は右端のサブセクションであって、ＷＳデ
ータ・バス（ＷＳＤＢ（７：０））をＤＱ３（７：０）
と接続する。但し、ＤＱ３は、右端にある３２ビットの
ＦＢデータ・バスを表わす。メモリ動作コード（ＭＯ
Ｐ）がＷＳ１６の書込み（ＭＯＰＷＳＷＴ）動作として
復号される場合、出力バッファ（ＯＢ０−ＯＢ３）は、
関連する状態マシン４４又は４６からのメモリ動作コー
ド（ＭＯＰ）の復号信号によって、バイト可能化（Ｂ
Ｅ）デコーダ５４を介して可能状態にされる。

【００６４】ＦＢの書込みは、カラー・プレーン（プレ
ーン・モード）の書込み又はピクセル（ピクセル・モー
ド）の書込みとして生ずる。このモードは、関連するＦ
ＢＡコントローラ４０又はＦＢＢコントローラ４２が生
成する、ＰＬＡＮＥ／ＰＥＬ信号により定義される。１
組が４つの８ビット要素（例えば、４つの赤、４つの
緑、４つのＷＳカラー指標、等）を含むプレーン・モー
ドの書込みの場合は、ＷＳＤＢの１バイトが、ＦＢに至
る出力上に４つの全てのＤＱバイトを駆動する。図１６
において、ＷＳＤＢ（３１：２４）は、ＤＰＢＬＫ１を
通してＤＱ０（３１：２４）を駆動する。また、ＷＳＤ
Ｂ（３１：２４）は、各ＤＰＢＬＫ２中にある２対１マ
ルチプレクサ５６によって選択されて、ＤＱ（２３：
０）の３バイトを駆動する。ＷＳＤＰデバイス（１）で
は、ＷＳＤＢ（２３：１６）が、ＦＢデータ経路ＤＱ１
（３１：０）の３２ビットの全てを駆動し、またＷＳＤ
Ｐデバイス（２）及びＷＳＤＰデバイス（３）も同様で
ある。書込み可能化信号（ＷＥＲ、ＷＥＧ、ＷＥＢ、Ｗ
ＥＷＳ）は、書込みを行うべきＦＢの構成要素を選択す
るために使用される。例えば、４つの赤ピクセルを書込
むべく、４つの赤成分の値がＷＳＤＢ（３１：０）に供
給される。ＷＳＤＢ（３１：２４）はＤＱ０（３１：
０）を駆動し、ＷＳＤＢ（２３：１６）はＤＱ１（３
１：０）を駆動し、ＷＳＤＢ（１５：８）はＤＱ２（３
１：０）を駆動し、ＷＳＤＢ（７：０）はＤＱ３（３
１：０）を駆動する。赤の書き込み可能化信号（ＷＥ
Ｒ）が活性化されると、赤成分が４つのＦＢ ＤＱバス
の各々へ駆動されるので、それぞれ８ビットの長さを持
つ４つの赤成分が、３２ビットのＷＳ１６の１つの書込
みによりＦＢ内に書込まれる。

【００６５】ピクセル・モードの書込みは、次のように
して行われる。４つの全てのＷＳＤＰデバイスが、３２
ビットのＷＳＤＢを、３２ビットのＦＢ ＤＱバスへそ
れぞれ結合する。ＦＢ内の１つの列に書込むためには、
その列の列アドレス・ストローブ（ＣＡＳ）信号が付勢
される。従って、１つの２４ビット（又は適当な場合は
３２ビット）のピクセル値が、３２ビットのＷＳ１６の
１つの書込みによってＦＢへ書込まれる。

【００６６】ＷＳ１６の読出しサイクルは、前述と同様
にして行われるが、この場合には、ＢＥデコーダ５４が
生成したバイト可能化信号（ＢＥ０：３）を介して、か
かるＷＳＤＰデバイスのＷＳ１６の側にある８ビット・
ドライバを選択的に可能状態にすることにより、適当な
データ・ステアリングが行われる。

【００６７】プレーン・モードで読出されるＦＢデータ
については、ＷＳＤＰデバイスの各々が可能状態にされ
て、４つのＷＳＤＢバイトのうちの１つを駆動する。即
ち、ＷＳＤＰデバイス（０）がＷＳＤＢ（３１：２４）
を駆動し、ＷＳＤＰデバイス（１）がＷＳＤＢ（２３：
１５）を駆動し、以下同様である。どの成分（Ｒ、Ｇ、
ＷＳ、等）を読出すかという選択は、４対１マルチプレ
クサ５８により行われる。マルチプレクサ５８の制御信
号（ＰＳＥＬ０、ＰＳＥＬ１）は、ＷＳアドレス（ＷＳ
ＡＤＤＲ）を復号するＢＥデコーダ５４が生成する。例
えば、赤成分を読出すには、ＰＳＥＬ（１：０）が「０
１」にセットされ、そしてＤＱｘ（２３：１６）（ｘ＝
０−３）上の４つの赤ピクセル成分がＷＳＤＢへ転送さ
れる。

【００６８】ピクセル・モードの読出しについては、読
出し中のピクセルのアドレスに依存して、４つのＷＳＤ
Ｐデバイスのうち唯１つだけがＷＳＤＢを駆動する。３
２ビットのピクセル値が使用される場合、全ての４バイ
トが駆動される。さもなければ、２４ビットのピクセル
値については、ＷＳＤＢ（２３：０）のみが駆動され
る。

【００６９】かかるＷＳＤＰデバイスに含まれる他の２
つの機能は、プレーン・マスク機能とブロック書込み機
能である。プレーン・マスク機能は、２４ビットのＲＢ
Ｇ又は８ビットのＷＳピクセルの選択的なビットを、Ｖ
ＲＡＭの通常のビット単位の書込み機能を介する書込み
から保護することを可能にする。ブロック書込み機能
は、ＶＲＡＭの別の機能を利用して、性能を向上させる
ことを可能にする。最初に、「カラー書込み」サイクル
を用いて、スタティック・カラーがＶＲＡＭにロードさ
れる。次いで、ＷＳ１６からの３２ビット・ワードがビ
ット・マスクとして再解釈される。この場合、対応する
０を持つピクセルは書込まれないが、対応する１を持つ
ピクセルが格納されたカラーにセットされる。この機能
は、テキスト動作について特に有用であって、この場合
には、マスクを与えるために２進フォントを直接的に使
用することができる。この機能を使用するために、ＷＳ
ＤＰデバイス中に設けられるロジックを介して、ＷＳデ
ータの３２ビットが再配置される。

【００７０】ＦＢＡコントローラ４０、ＦＢＢコントロ
ーラ４２ 図１７は、ＦＢＡコントローラ４０又はＦＢＢコントロ
ーラ４２のブロック図を示す。かかるＦＢコントローラ
は、アドレスの全て及び殆どの制御信号を関連するＦＢ
に与える。かかるＦＢコントローラが含んでいるのは、
ピクセル・データが高速インターフェース・ボード２
６、ＨＤＴＶＩ２８又はＷＳインターフェース・デバイ
ス３８から到達する際に、ＦＢの矩形領域を自動的にア
ドレスするための水平カウンタ６０及び垂直カウンタ６
２と、ビデオ・リフレッシュ・カウンタ６４と、ＷＳア
ドレス変換手段６６と、書込み可能化生成ロジック６８
と、ＲＡＳ生成ロジック７０及びＣＡＳ生成ロジック７
２と、アドレス乗算器７４ａ、７４ｂ並びにアドレス・
マルチプレクサ７４ｃと、入力として到来する２重バッ
ファされたＳＶＳデータを表示モニタ１８と同期させる
ためのＡ／Ｂロジック７６である。また、かかるＦＢコ
ントローラは、ＷＳ１６により行われるアクセスの種類
を決定するためのモード・レジスタ７８も含んでいる。

【００７１】以下の説明から明らかになるように、本発
明の１つの特徴は、高性能並列インターフェース（ＨＰ
ＰＩ）からのデータをＦＢにロードすることにある。図
１８には、ソース（Ｓ）から宛て先（Ｄ）への３つのデ
ータ・バーストの同期的転送の例示的なタイミング図が
示されている。このタイミング図は、ＨＰＰＩ仕様書の
規格草案である「高性能並列インターフェースの機械
的、電気的及び信号プロトコル仕様」（High-Performan
ce Parallel Interface Mechanical, Electrical and S
ignalling Protocol Specification (HPPI-PH)), (Amer
ican National Standard for Information Systems、 No
vember 1, 1989, x3t9/88-127, X3T9. 3/88-032, REV
6.9）に従ったものである。かかる規格草案の内容につ
いては、これを本明細書で援用する。

【００７２】各データ・バーストに関連する長さ／水平
冗長検査ワード（ＬＬＲＣ）は、各データ・バーストに
続く最初のクロック期間中に、ソース（Ｓ）から３２ビ
ットのデータ・バスを介して宛て先（Ｄ）に送られる。
データ・バーストのパケットは、ＰＡＣＫＥＴ信号によ
り区切られる。ＢＵＲＳＴ信号は、ＨＰＰＩデータ・バ
ースト上にある複数ワードのグループを、一のバースト
としてマークする区切り信号である。ＢＵＲＳＴ信号
は、ソース（Ｓ）によりバーストの最初のワードでアサ
ートされ、最後のワードでアサート解除される。各バー
ストは、１から２５６個までの３２ビットのデータ・ワ
ードを保持する。宛て先（Ｄ）に対し接続が要求されて
いることを通知するため、ＲＥＱＵＥＳＴ信号がソース
（Ｓ）によりアサートされる。ＣＯＮＮＥＣＴ信号は、
ＲＥＱＵＥＳＴ信号に応答する宛て先（Ｄ）によりアサ
ートされる。接続が確立した後、即ちＣＯＮＮＥＣＴ信
号がアサートされた後、宛て先（Ｄ）により１つ以上の
ＲＥＡＤＹ信号が送られる。宛て先（Ｄ）は、ソース
（Ｓ）からのバーストを受入れる準備を完了している旨
を通知するため、各バーストごとに１つのＲＥＡＤＹ信
号を送る。宛て先（Ｄ）が複数のバーストを受入れる準
備を完了している場合には、かかるバーストの数を指示
するために、宛て先（Ｄ）からソース（Ｓ）へ複数のＲ
ＥＡＤＹ信号を送ることができる。受取られた各ＲＥＡ
ＤＹ信号ごとに、ソース（Ｓ）は、１つのバーストを送
ることの許可を有する。図１８に示されていないのは、
データ・ワード及び種々の制御信号の伝送を同期化する
ために使用される４０ナノ秒（２５ＭＨz）の期間を有
する対称信号として定義されたクロック信号である。

【００７３】要するに、ＨＰＰＩ−ＰＨ仕様は、一のデ
ータ伝送が１つ以上のデータ・パケットから成る、とい
うデータ伝送のための階層構造を定義する。各パケット
は、１つ以上のデータ・バーストから成る。複数のバー
ストは、２５６個以下の２５ＭＨz でクロックされた３
２ビットのデータ・ワードから成る。エラーの検出は、
バイト単位の奇数パリティを用いて、データ・ワード間
で行われる。また、エラーの検出は、偶数パリティを用
いてバースト中のビット列に沿って縦方向にも行われ、
次いでバーストの終りに付加される。バーストは、完全
なバーストを格納又は他の方法で吸収するという受信機
の能力に応じて送られる。受信機は、送信機に対してＲ
ＥＡＤＹ信号を発行することにより、バーストを受取る
その能力を通知する。ＨＰＰＩ−ＰＨ仕様は、ＨＰＰＩ
−ＰＨ送信機が受信機から受取った最大６３個のＲＥＡ
ＤＹ信号を待ち行列化することを許容する。

【００７４】図１９は、イメージ・データの転送を行う
ように、図１８のＨＰＰＩデータ・フォーマットを本発
明のシステムに従って変形した例を示している。複数の
データ・バーストから成る各パケットは、完全な１イメ
ージ・フレーム又はウインドウと呼ばれるその矩形状の
１サブセクションのいずれかと対応する。かかるパケッ
トは、２つ以上のバーストを含む。最初のバーストは、
ヘッダ・バーストとして定義され、一般的なＨＰＰＩデ
バイス情報、ＨＰＰＩヘッダ及び本明細書でイメージ・
ヘッダと呼ばれるイメージ・データ情報を保持する。ヘ
ッダ・バーストの残部は、現在では未使用とされてい
る。

【００７５】ヘッダ・バーストの後には、それぞれピク
セル・データを保持する複数のイメージ・データ・バー
ストが続く。ピクセル・データは、ラスタ・フォーマッ
トで編成されている。つまり、表示モニタ１８における
最上部の走査ラインの左端ピクセルが、最初のデータ・
バーストの最初のワードとなる。この順序付けは、最後
の走査ラインの最後のピクセルまで続く。最後のデータ
・バーストは、必要に応じて、フルサイズまでパッドさ
れる。各データ・ワードは、特定のピクセルに関連する
赤の８ビット、緑の８ビット及び青の８ビットから成る
（ＲＧＢ）カラー情報を保持する。各データ・ワード
（３２ビット）の残りの８ビットは、幾つかの方法で利
用することができる。２つのイメージを混合する処理を
リニア化するために、追加の８ビットを使用してキー又
はアルファ・データを伝えることにより、結果的な出力
イメージに対する各入力イメージの寄与度を決定するこ
とができる。かかる追加の８ビットの別の用途は、１０
ビットのＲＧＢデータを指定するように、各カラーに対
し追加の２ビットを割当てることである。また、２４ビ
ット／ピクセルのイメージを用いる場合、種々のデータ
・パッキング手法を利用すると、各ワードのかかる追加
の８ビットを用いて、ＨＰＰＩイメージの実効的な転送
帯域幅を３分の１だけ増やすことができる。

【００７６】図２０は、図１９のイメージ・ヘッダの編
成を一層詳細に示す。特定のＷＳ１６が応答するＨＰＰ
Ｉビット・アドレスは、このイメージ・ヘッダの最初の
ワードである。データ・ワードが３２ビット長であるか
ら、最大３２個の一義的なアドレスを指定することがで
きる。ＨＰＰＩビット・アドレス・ワードの後にある制
御／状態ワードは、ＷＳ１６に対し、特定のイメージ／
パケット情報を通信するために使用される。かかる制御
／状態ワードは、当該ピクセル・データが圧縮されてい
るか否かを表示するビット（Ｃ）と、関連するパケット
が所定のフレーム（ＥＯＦ）の最後のパケット（Ｌ）で
あるか否かを表示するビット（ＥＯＦ）に加えて、アテ
ンション信号として機能する割込み信号（Ｉ）を含んで
いる。イメージ・ヘッダの最後の２ワード（Ｘ−ＤＡＴ
Ａ及びＹ−ＤＡＴＡ）は、イメージのｘ及びｙ方向の大
きさ（長さ）及び位置（オフセット）情報を保持する。
例えば、当該パケットがフル・スクリーンのピクセル・
データを伝送中であれば、１０２４×１０２４の解像度
を持つスクリーンについては、ｘ−長さ及びｙ−長さは
両者ともに１０２４と等しく、オフセットは両者ともに
ゼロである。他方、当該パケットが表示スクリーン中の
一のウインドウと関連するイメージ・データを伝送中で
あれば、ｘ−長さ及びｙ−長さは当該ウインドウの大き
さを示し、両者のオフセットはスクリーンの基準点に関
する当該ウインドウの左上隅部の位置を表示することに
なる。

【００７７】再び図１７を参照するに、水平カウンタ６
０は、ＳＶＳ又はＨＤＴＶデータがＦＢに格納されつつ
ある間、ＦＢアドレスの水平成分を供給する。水平カウ
ンタ６０は、ＨＰＰＩ又はＨＤＴＶのタグ・バスからの
水平同期タグ（ＨＳＴＡＧ）信号を介して、ＨＯＦＦレ
ジスタ８０からの水平開始アドレスをロードされる。水
平同期タグ（ＨＳＴＡＧ）信号は、到来するＨＰＰＩ
（又はＨＤＴＶ）データの新しい各走査ラインが開始す
る際に、水平カウンタ６０の並列可能化（ＰＥ）入力を
駆動する。ＨＰＰＩチャネルから高速インターフェース
・ボード２６が受取ったピクセル・データをＦＢに書込
む際に、もしサンプル可能化（ＳＡＭＰＬＥＮ）信号が
アクティブ状態にあれば、水平カウンタ６０は、１２．
６ＭＨz のクロック信号によりインクレメントされる。
このクロック信号は、ＨＰＰＩクロックの周期（４０ｎ
ｓ）の倍数の周期を有し、関連する状態マシン４４又は
４６を駆動して、対応するＦＢへのＳＶＳイメージのロ
ーディングを制御する。ＨＤＴＶイメージをローディン
グする場合、水平カウンタ６０を駆動するクロック信号
の周期は６０ｎｓとなり、これは４つのＨＤＴＶサンプ
リング・クロックの倍数である。また、この６０ｎｓの
クロック信号は、対応するＦＢへのＨＤＴＶイメージの
ロードを制御するために、関連する状態マシン４４又は
４６へ入力される。

【００７８】ＨＯＦＦレジスタ８０は、矩形状の表示領
域の左縁部のｘ−座標にセットされる。こうするため、
タグ・バス上のヘッダ・タグから導かれる水平ヘッダ・
レジスタ・クロック（ＨＨＤＲＣＫ）信号で以て、ＳＶ
Ｓデータ・バス上の値（ＳＶＳ（１０：０））が利用さ
れる。ここで、ＳＶＳ（１０：０）バスが、ＷＳＤＢと
多重化されていることに注意すべきである。かくて、Ｈ
ＤＴＶイメージをロードする場合、ＨＯＦＦレジスタ８
０は、ＷＳ１６によってロードされる。というのは、Ｈ
ＤＴＶデータ・ストリーム中には、対応するヘッダ・デ
ータが存在しないからである。

【００７９】垂直カウンタ６２は、ＳＶＳ又はＨＤＴＶ
データをＦＢに格納する際に、ＦＢアドレスの垂直成分
を与える。垂直カウンタ６２は、ＳＶＳタグ・バス上の
垂直同期タグ（ＶＳＴＡＧ）信号により表わされるよう
な、各ＨＰＰＩイメージ・データ・パケットの開始時
に、ＶＯＦＦレジスタ８２からの垂直開始アドレスをロ
ードされる。データの各走査ラインの終りに、垂直同期
タグ（ＶＳＴＡＧ）信号が非アクティブ状態にある場合
には、垂直カウンタ６２は、水平同期タグ（ＨＳＴＡ
Ｇ）信号を介してインクレメントする。ＶＯＦＦレジス
タ８２は、タグ・バスのヘッダ・タグ信号から導かれる
垂直ヘッダ・レジスタ・クロック（ＶＨＤＲＣＫ）信号
を介して、新しい各ＨＰＰＩパケットの開始時に、ＳＶ
Ｓデータ・バス（ＳＶＳ（１０：０））からロードされ
る。ＨＤＴＶの場合と同様に、ＶＯＦＦレジスタ８２
は、ＨＯＦＦレジスタ８０のように、ＷＳ１６によって
ロードされる。なぜなら、ＨＤＴＶデータ・ストリーム
中には、対応するヘッダ・データが存在しないからであ
る。

【００８０】ＷＳアドレス変換手段６６は、ＷＳ１６の
アドレス・バスから到来するアドレスを、適当な垂直及
び水平ＦＢアドレス成分であるＷＳＲＡＤＤＲ（８：
０）及びＷＳＣＡＤＤＲ（８：０）へそれぞれ変換する
とともに、アクセス・モード及び表示モニタ１８の解像
度の関数として、ワークステーションＲＡＳ選択（ＷＳ
ＲＳ）及びワークステーションＣＡＳ（ＷＳＣＡＳ）信
号へそれぞれ変換する。

【００８１】ＣＡＳ生成ロジック７２は、４つのＣＡＳ
制御ビットであるＣＡＳ（３：０）を導き、先に述べた
ような現メモリ動作コード（ＭＯＰ）に依存して、４×
４のＦＢ構造の４つの列のうちアクセスすべき特定の列
を決定する。プレーン・モードのアクセスについては、
４つのＷＳＣＡＳ信号の全てがアクティブ状態となっ
て、１つの行における４つのピクセルを同時に更新する
ことを許容する。他方、ピクセル・モードのアクセスに
ついては、アクセス中のＲＧＢピクセルに依存して、唯
１つのＷＳＣＡＳ信号がアクティブ状態となる。これ
は、水平方向のＦＢアクセス（例えば、ＷＳ１６の４つ
の８ビット・ピクセル）及び深さ方向のＦＢアクセス
（例えば、１つの２４ビット又は１つの３２ビットＲＧ
Ｂピクセル）の両方が生ずることを可能にする。メモリ
及びビデオ・リフレッシュのような他の全ての動作につ
いては、４つの列アドレス・ストローブ（ＣＡＳ０−Ｃ
ＡＳ３）信号の全てがアサートされることになる。

【００８２】各走査ラインが開始する前に、次の走査ラ
インの内容をＶＲＡＭの直列シフト・レジスタに転送す
るために、ＶＲＡＭアレイに対する表示更新サイクルが
遂行される。ビデオ・リフレッシュ・カウンタ６４は、
転送すべき行アドレスのシーケンスを生成し、１つのフ
レームの最初の走査ラインに対するゼロから表示スクリ
ーンの走査ラインの数に達するまで、逐次にカウントす
る。ビデオ・リフレッシュ・カウンタ６４は、水平同期
（ＨＳ）信号をカウントする。表示スクリーンの最後の
走査ラインが表示されると、垂直同期（ＶＳ）信号が、
ビデオ・リフレッシュ・カウンタ６４をゼロにリセット
する。以下で説明するように、垂直同期（ＶＳ）信号及
び水平同期（ＨＳ）信号は、両者ともに同期ジェネレー
タ２４ａがこれを生成する。ビデオ・リフレッシュ・カ
ウンタ６４の２つの最下位ビット＜１：０＞は、直列可
能化デコーダ（ＳＥデコーダ・ブロック）８４に加えら
れる。これにより、ＦＢのどの行が現走査ラインと対応
するかに依存して、４つの直列可能化（ＳＥ（３：
０））信号のうちどれを付勢するかを決定することがで
きる。

【００８３】アクセス・モード・レジスタ７８は、ＷＳ
１６からのＦＢのアクセスを制御する。モード・レジス
タ７８は、プレーン・モードとピクセル・モードのいず
れかを選択し、またＨＤＴＶとＳＶＳのいずれかによる
ＦＢアクセスを選択する。このようにして選択されたア
クセス・モードは、アドレス、列アドレス・ストローブ
（ＣＡＳ）信号及び書込み可能化生成ロジック６８に加
えて、先に述べたような、ＷＳＤＰデバイス（３０、３
２）の外部データ経路ステアリング・ロジックに影響を
及ぼす。

【００８４】アドレス乗算器７４ａは、メモリ動作コー
ド（ＭＯＰ）の関数として、列アドレス・ストローブ
（ＣＡＳ）信号の立ち下がり縁部でＦＢに与えられる列
アドレスを決定する。ＳＶＳ又はＨＤＴＶデータの書込
みサイクルについては、これは、水平カウンタ６０の出
力としてのＨＡＤＤＲ（８：０）である。表示更新サイ
クルについては、一定のゼロ・アドレスが選定される。
というのは、左端のピクセル（列アドレス０）から開始
する新しい走査ラインについてピクセルを直列化するの
が、慣行となっているからである。勿論、必要に応じ
て、ゼロ以外の初期値を与えることもできる。

【００８５】アドレス乗算器７４ｂは、メモリ動作コー
ド（ＭＯＰ）の関数として、行アドレス・ストローブ
（ＲＡＳ）信号の立ち下がり縁部でＦＢに与えられる行
アドレスを決定する。ＳＶＳ又はＨＤＴＶデータについ
ては、これは、垂直カウンタ６２の出力としてのＶＡＤ
ＤＲ（１０：２）である。ＷＳ１６のアクセスについて
は、ＷＳアドレス変換手段６６の論理出力の垂直成分で
あるＷＳＲＡＤＤＲ（８：０）が選択される。表示更新
サイクルについては、ビデオ・リフレッシュ・カウンタ
６４からのビデオ・リフレッシュ・アドレスであるＶＲ
ＥＦ（１０：２）が選択される。

【００８６】ＦＢアドレスのマルチプレクサ７４ｃは、
最終的な９ビット・アドレスであるＦＢＡＤＤＲ（８：
０）をＦＢに与えて、行アドレス・ストローブ（ＲＡ
Ｓ）信号がアサートされるまで行アドレスを駆動する。
その後に列アドレスが駆動される。

【００８７】書込み可能化生成ロジック６８は、アクセ
ス・モード・レジスタ７８の出力、メモリ動作コード
（ＭＯＰ）及びＷＳ１６のアドレスに基づいて、関連す
る状態マシン４４又は４６からの書込み可能化（ＷＥ）
信号をＦＢの適当な部分へ与える。その結果、４つの書
込み可能化信号として、ＷＥＲ（赤の書込み可能化）、
ＷＥＧ、ＷＥＢ及びＷＥＷＳ（ワークステーションの書
込み可能化）が生成される。

【００８８】ＲＡＳ生成ロジック７０は、現アドレス情
報と遂行中のメモリ動作コード（ＭＯＰ）に基づいて、
関連する状態マシン４４又は４６からの行アドレス・ス
トローブ（ＲＡＳ）信号をＦＢの適当な部分へ与える。
かかる４つのセクションは、ＦＢ編成の４つの行と対応
し、その各行はＲＡＳ０、ＲＡＳ１、ＲＡＳ２及びＲＡ
Ｓ３によりそれぞれ制御される。

【００８９】また、ＦＢＡコントローラ４０及びＦＢＢ
コントローラ４２は、現に書込まれつつある表示バッフ
ァが表示モニタ１８ｂに対して現に出力されつつある表
示バッファとはならないように、到来するＳＶＳデータ
を表示モニタ１８と同期させるためのロジックを含んで
いる。この２重バッファ技法は、何らかの手段を講じな
ければ生起するおそれがある「テアリング」のようなモ
ーション・アーチファクトを排除する。２つのトグル・
フリップフロップ８６ａ、８６ｂ及び組合わせロジック
８８から成るこの回路は、垂直同期タグ（ＶＳＴＡＧ）
信号が指示するように、一旦完全なＳＶＳフレームが受
取られてから、表示モニタ１８の次の垂直同期（ＶＳ）
信号のインターバルが生ずるまで、非アクティブ状態に
移行するサンプル可能化（ＳＡＭＰＬＥＮ）信号を介し
てサンプリングを不能化する。この動作を示す図２２の
タイミング図を参照するに、垂直同期（ＶＳ）信号が生
ずる場合、これは情報の表示を開始するため一方のバッ
ファから他方のバッファへ切換わる時間を指示する。か
かる他方のバッファは、おそらくはＨＰＰＩを介してＳ
ＶＳデータの最新のフレームで丁度充填された許りであ
る。ＡＢＳＭＰ信号は、他方のバッファがビデオ・リフ
レッシュされている間に、書込みを行うべきバッファを
決定する。バッファのサンプリングは、垂直同期（Ｖ
Ｓ）信号が生じて、サンプル可能化（ＳＡＭＰＬＥＮ）
信号がアクティブ状態になるときに再開することにな
る。

【００９０】どのバッファに書込むかという決定は、Ａ
／Ｂロジック７６を介してバッファ・アドレスの８番目
のビットを選択的に反転することにより行われる。高解
像度モードでは、列アドレスのビット８が、書込まれる
バッファを決定する。というのは、Ａ′及びＢ′バッフ
ァが、ＶＲＡＭの内部で列アドレス２５６に沿って分割
されているからである（図１０及び図１１）。中解像度
及びＨＤＴＶ解像度のモードでは、２つのバッファ
（Ａ′及びＢ′）が行アドレス２５６で分割されるとい
う理由で、行アドレス・ビット８がこの決定を行う（図
５及び図６）。

【００９１】また、ＷＳ１６は、ＷＳイメージ・ロード
の間に、ＡＢＷＳ信号をトグルすることにより、どのバ
ッファを更新するか、またどのバッファを表示するか、
ということを制御する。

【００９２】状態マシン４４及び４６ 先に示したように、ＨＤＭＤ１０の内部には、２つの状
態マシンが設けられている。図２１は、これらの２つの
状態マシンと、その入出力とを示している。状態マシン
４４が、ＦＢＡコントローラ４０を介してＦＢＡ２０を
制御するのに対し、状態マシン４６はＦＢＢコントロー
ラ４２を介してＦＢＢ２２を制御する。これらの状態マ
シンは、ＦＢに対する複数のアクセス要求間の調停を行
い、要求されたメモリ・サイクルを実行して、全ての要
求された制御信号を生ずる。これらの要求は、次の３つ
の基本的なカテゴリ、即ち（ａ）表示更新／リフレッシ
ュと、（ｂ）サンプリングと、（ｃ）ワークステーショ
ンに分けられる。他の入力は、読出し／書込み、ブロッ
ク書込み、カラー書込み、等の要求された特定のサイク
ルに関する情報を供給する。表示更新要求が最高の優先
順位を有するから、その時点で実行中のサイクルの如何
に拘わらず、アクティブな走査ラインの開始前に両方の
状態マシンがこの要求をサービスする。

【００９３】ＦＢＡ２０及びＦＢＢ２２が異なるデータ
を保持する、例えばＦＢＡ２０がＳＶＳデータを保持す
るのに対し、ＦＢＢ２２がＨＤＴＶデータを保持する場
合、状態マシン４４及び４６の一方がＨＤＴＶデータを
サンプルするのに対し、他方がＳＶＳデータをサンプル
するように、これらの状態マシンは互いに独立的に機能
する。

【００９４】ＦＢＡ２０及びＦＢＢ２２が同一のデータ
を保持する場合、即ち高解像度モードでは、状態マシン
４４は、出力制御ラインの各々に接続されたマルチプレ
クサ５２を介して、ＦＢＡ２０及びＦＢＢ２２の両方を
制御し、かくて一体化されたＦＢ制御機構を実現する。

【００９５】一旦要求が許されると、かかる要求された
シーケンスが開始し、４ビットのメモリ動作コード（Ｍ
ＯＰ）が生成されて、ＨＤＭＤ１０に対し現に実行中の
サイクルの型を通知する。他の出力は、メモリ制御信号
（ＲＡＳ、ＷＥ、ＣＡＳ等）及び複数のメモリ動作を同
期させるタイミング信号を含む。

【００９６】ＤＯＮＥ信号もまた生成され、これがアク
ティブになると、現サイクルの完了を通知する。この信
号は、サイクルを完了するように、ＷＳ１６に対する応
答を生成するため使用される。一旦サイクルが完了する
と、保留中の全ての要求が、優先順位に従って状態マシ
ンによりサービスされる。

【００９７】下記のサイクルは、リストした優先順位の
順番に、状態マシンによって遂行されるものである。 １．表示更新／リフレッシュ ２．ワークステーションの読出しサイクル ３．ワークステーションの書込みサイクル ４．ワークステーションのブロック書込みサイクル ５．ワークステーションのカラー書込みサイクル、及び ６．イメージ・サンプル・サイクル。

【００９８】ここで注意すべきは、４つの全てのワーク
ステーション・サイクルが実際に同じ優先順位を有し、
従ってＷＳ１６からの要求が一時に１つしか存在し得な
い、ということである。殆どのサイクルは線形アドレス
・シーケンスであり、特定のサイクルが読出し又は書込
みサイクルのいずれであるかに依存して、エッジのタイ
ミング及び書込み可能化（ＷＥ）信号が変化している。
サンプル・サイクルは、ページ・モードのアクセス型式
でＦＢを動作させるという点で、他のサイクルとは異な
るように機能する。比較的高い優先順位の要求が保留中
であるか、又はソース・データがほぼ完了状態（ＨＤＴ
Ｖ又は高速インターフェース・ボード２６のＦＩＦＯが
殆ど空である状態）にあれば、ページ・モード・サイク
ルを終了させるためのテストが行われる。

【００９９】直列データ経路デバイス３４ 直列データ経路デバイス３４は、４つの４０ビット・デ
ータ・バスにより、ＦＢの直列データ出力とビデオ・デ
ータ経路（ＶＤＰ）デバイス３６との間の接続を行う。
図２３に示すように、８つの直列データ経路デバイスが
あり、そのうちの４つはＦＢＡ２０にサービスし、残り
の４つはＦＢＢ２２にサービスする。ＦＢのＲＧＢ値
は、ビデオ・データ経路デバイス３６（ＶＤＰ０、ＶＤ
Ｐ１、ＶＤＰ２、ＶＤＰ３）へ直接送られる。ＷＳ１６
の８ビットのカラー指標（ＣＩ）の値及び８ビットのウ
インドウ識別子（ＷＩＤ）の値は、３つの６４Ｋ×８ビ
ットＲＡＭ（ＶＬＴＲ９０ａ、ＶＬＴＧ９０ｂ、ＶＬＴ
Ｂ９０ｃ）へ結合され、またＦＢの各列ごとに１つの６
４Ｋ×２ビットＲＡＭ（ＫＥＹＶＬＴ９２）にも結合さ
れて、１つのＦＢに対して１６個のＶＬＴをもたらす。
これらのＲＡＭは、ビデオ索引テーブル（ＶＬＴ）とし
て機能し、２５６個のウインドウ識別子（ＷＩＤ）デー
タの各々ごとに、カラー指標（ＣＩ）データの２５６×
２４ビットのフル・カラー変換を与える。その結果、各
ＦＢの４０ビットの直列データ経路が５０ビットのデー
タ・バスに変換されて、ＦＢの２４ビットのカラー・デ
ータと、ＷＳ１６の２４ビットのカラー・データと、イ
メージ・オーバーレイを決定するための２ビットのキー
制御データ（ＫＥＹ）を与える。このＫＥＹ値の機能に
ついては、ビデオ・データ経路デバイス３６と関連し
て、後述する。ビデオ索引テーブル（ＶＬＴ）９０及び
９２は、各直列データ経路デバイスにおける２つのマル
チプレクサ９４ａ、９４ｂを用いて、ＷＳ１６からその
データ・バス（ＷＳＤＢ）及びアドレス・バス（ＷＳＡ
ＤＤＲ）を介してロードされる。

【０１００】ＶＲＡＭと直列データ経路デバイス３４と
の間の接続を示すために、図２３には、ＦＢメモリ・ボ
ードが示されている。ＦＢの各列には、８つの２対１マ
ルチプレクサ５４があって、その出力は、ピクセル・デ
ータの赤成分を与える。マルチプレクサ５４の使用につ
いては、図５に関連して既に説明した。

【０１０１】ビデオ・データ経路デバイス３６ 図２４に示すように、ビデオ・データ経路デバイス３６
には、ＶＤＰＲ（０−３）、ＶＤＰＧ（０−３）及びＶ
ＤＰＢ（０−３）として編成された１２個のビデオ・デ
ータ経路デバイス３６ａから成る、３つの異なるカラー
・ビデオ・データ経路が含まれている。ビデオ・データ
経路デバイス３６は、直列データ経路デバイス３４の出
力を、ビデオ出力ボード２４のシリアライザ２４ｂへ結
合する。

【０１０２】各カラー・ビデオ・データ経路は、直列デ
ータ経路デバイス３４の２つの出力を受取る、４つのビ
デオ・データ経路デバイス３６ａを含んでいる。先に述
べたように、各直列データ経路デバイス３４は、２組の
２４ビット出力を供給する。１組は、ＦＢＡ２０の場合
はＳＶＳイメージを表わし、ＦＢＢ２２の場合はＨＤＴ
Ｖイメージを表わす。他の組の２４ビット出力は、直列
データ経路デバイス３４の一部をなす対応するビデオ索
引テーブル（ＶＬＴ）９０、９２中の索引動作の後に、
対応する２４ビットのＷＳ１６のピクセルを表わす。ま
た、出力の各組は、ウインドウ識別子（ＷＩＤ）データ
及びカラー指標（ＣＩ）データの関数である値を有す
る、２ビット・キーを供給する。２つの２４ビット値
は、例えばＳＶＳ Ｒ０及びＨＤＴＶ Ｒ０（赤）成分
が合成されてＦＢＡ２０の列０に対する１６ビットのバ
スＲＡ０を形成するように、カラーに従って再分類され
る。ここで、ＦＢＡ２０は、常にＳＶＳイメージを保持
し、低解像度の場合はフル・イメージを、高解像度の場
合は偶数ピクセルを保持するものと仮定する。同様に、
ＦＢＢ２２についても１６ビットのバスＲＢ０が形成さ
れ、これは２つのＦＢを持つ中解像度システムではＨＤ
ＴＶイメージを格納し、高解像度のアプリケーションで
はＳＶＳイメージの奇数ピクセルを格納することができ
る。高解像度のアプリケーションでは、両方のＦＢがＨ
ＤＴＶイメージを保持することができることに注意すべ
きである。

【０１０３】各ビデオ・データ経路デバイス３６ａは、
１６ビットのＲＡデータ及び１６ビットのＲＢデータ
を、それぞれの２ビットのＫＥＹ番号とともに受取り、
ウインドウ識別子（ＷＩＤ）データ及びカラー指標（Ｃ
Ｉ）データに依存して、ＳＶＳ、ＨＤＴＶ又はＷＳイメ
ージの多重化を行う。例えば、図２５を参照すると、Ｖ
ＤＰＲデバイスは、２つのマルチプレクサ９６ａ、９６
ｂの８つのグループ、又は各カラー・ビットごとに１対
ずつを用いる。マルチプレクサ９６ａは中解像度モード
で使用され、ＫＥＹ Ａがそれぞれ０１、１０又は００
と等しいときに、ＳＶＳ、ＨＤＴＶ又はＷＳの赤の成分
をＶＤＰＲＡの出力へパスすることを許容する。高解像
度モードでは、ＨＤＴＶ（ＫＥＹ＝１０）の経路は使用
されない。マルチプレクサ９６ｂは高解像度モードでの
み使用され、ＫＥＹがそれぞれ０１又は００と等しい場
合、ＨＤＴＶ（ＦＢＢ２２のデータ）又はＷＳ１６の赤
の成分をＶＤＰＲＢの出力へパスすることを可能にす
る。この場合、マルチプレクサ９６ａは、ＦＢＡ２０の
データと同じように機能する。表１は、かかるスイッチ
ング機構の動作の幾つかの事例の１つを示す。

【０１０４】

【表１】

【０１０５】２５６個のウインドウ識別子（ＷＩＤ）値
の各々ごとに、ＫＥＹＶＬＴ ９２（図２３）のＫＥＹ
出力を、カラー指標（ＣＩ）値の各々について異なるよ
うにロードすることができる。表１に示した特定のデー
タ・ロードについて明らかなように、ウインドウ識別子
（ＷＩＤ）＝０である全てのピクセルについては、ＷＳ
カラーのみが、ビデオ・データ経路デバイス３６から出
力される。その結果、かかるＷＳカラーは、これらの全
てのピクセルについて、無条件的に表示モニタ１８上に
表示されるのである。ウインドウ識別子（ＷＩＤ）＝１
であるピクセルの場合は、ＳＶＳイメージが無条件的に
表示され、ウインドウ識別子（ＷＩＤ）＝２であるピク
セルの場合は、ＨＤＴＶイメージのみが表示される。ウ
インドウ識別子（ＷＩＤ）＝３であるピクセルの場合
は、カラー指標（ＣＩ）＝１である全てのＷＳピクセル
が透明となり、かくてＳＶＳイメージを表示し且つカラ
ー指標（ＣＩ）＝１と対応するカラーで以てカラー・キ
ー動作を行うことになる。ウインドウ識別子（ＷＩＤ）
＝４の場合、カラー指標（ＣＩ）＝４となり、ＷＳイメ
ージとＨＤＴＶイメージとの間のカラー・キー動作を行
う。ウインドウ識別子（ＷＩＤ）＝５の場合、カラー指
標（ＣＩ）＝６となり、ＳＶＳビデオを表示する。カラ
ー指標（ＣＩ）＝７の場合は、ＨＤＴＶビデオを表示す
る。他の全てのＷＳカラーは、透明ではない。

【０１０６】このスイッチング機構は、種々のアプリケ
ーション・ウインドウに関する柔軟な制御を与え、ピク
セルの混合を通して種々の特殊効果を得るために使用す
ることができる。例えば、ＳＶＳイメージの任意に整形
された領域を、ＨＤＴＶイメージの任意に整形された領
域にオーバーレイするとともに、ＷＳ１６のグラフィッ
クスは両方のイメージの最上部に表示することができ
る。更に、本発明の目的に従って、イメージ・データ
を、必要に応じて、ＦＢと表示モニタ１８との間のビデ
オ出力経路中で修正することができる。

【０１０７】ビデオ出力ボード（ＶＩＤＢ）２４ 図２６に示されているように、ビデオ出力ボード（ＶＩ
ＤＢ）２４は、３つのＤＡＣ（２４ｃ１、２４ｃ２、２
４ｃ３）を含み、その各々は入力に２対１マルチプレク
サを有する。また、３対１マルチプレクサ１００にそれ
ぞれの出力を与える３つのクロック・ジェネレータ９８
ａ−９８ｃが設けられる。第１のクロック・ジェネレー
タ９８ａは、高解像度の表示装置で使用する２５０ＭＨ
z のクロック信号を供給し、第２のクロック・ジェネレ
ータ９８ｂは中解像度の表示装置で使用する２２０ＭＨ
z のクロック信号を、また第３のクロック・ジェネレー
タ９８ｃはＨＤＴＶ表示装置で使用する１４８．５ＭＨ
z のクロック信号を供給する。また、ビデオ出力ボード
２４は、マルチプレクサ１０２と６つのシリアライザ
（２４ｂ１−２４ｂ６）を含んでいる。

【０１０８】各カラーごとに、ビデオ・データ経路デバ
イス３６のうち、３２ビットの４ピクセル出力（ＶＤＰ
Ａ及びＶＤＰＢ）は、対応するシリアライザ（ＳＥＲＡ
及びＳＥＲＢ）にそれぞれ結合される。ＳＥＲＡ及びＳ
ＥＲＢは、ビデオ・データ経路デバイス３６ａの並列出
力Ａ及びＢを、ビデオ・クロック周波数の半分でそれぞ
れ直列化する。各シリアライザ２４ｂは、４つの８ビッ
ト・シフト・レジスタを含んでいる。各１対のシリアラ
イザの出力は、対応するＤＡＣ２４ｃへ接続される。

【０１０９】図１３を参照すると、ＳＥＲＡは、中解像
度出力又はＨＤＴＶ解像度出力の場合に、ピクセル０、
１、２、３の直列出力を供給する。ＳＥＲＢがＨＤＴＶ
イメージを格納するために使用される場合、このＳＥＲ
Ｂは、中解像度又はＨＤＴＶ解像度出力については、ピ
クセル０、１、２、３の直列出力を供給する。高解像度
出力の場合に、ＳＥＲＡ及びＳＥＲＢが単一のソース・
イメージ（例えば、スーパーコンピュータ・イメージ又
はＨＤＴＶイメージ）を格納するために使用される場
合、ＳＥＲＡは偶数のピクセル０、２、４、６、８、等
を供給し、ＳＥＲＢは奇数のピクセル１、３、５、７、
９、等を供給する。

【０１１０】本発明の他の目的に従い、所望の解像度に
依存して、３つの使用可能なクロックの１つが、マルチ
プレクサ１００により制御されるＤＡＣ２４ｃのビデオ
・クロック（ＶＣＬＫ）信号を与える。ＷＳ１６のプロ
グラムされたモード信号（ＣＬＫＭＯＤ）は、３つのク
ロック・ジェネレータ９８の出力のうち、どの出力がマ
ルチプレクサ１００の出力へパスされるかを決定する。

【０１１１】各ＤＡＣ２４ｃは、２の除算カウンタとマ
ルチプレクサとを含んでいる。ビデオ・クロック（ＶＣ
ＬＫ）信号は、ＤＡＣ２４ｃ１において２で除算され、
その結果は、シリアライザ２４ｂ１−２４ｂ６のクロッ
ク（ＶＣＬＫ／２）信号として使用される。モード・マ
ルチプレクサ１０２は、ＶＣＬＫ／２、論理値０又は論
理値１のどれが、ＤＡＣ２４の内部マルチプレクサ制御
部に送られるのかを制御する。他のプログラム可能なモ
ード信号（ＣＯＮＦＩＧＭＯＤ）の状態に依存して、Ｓ
ＥＲＡの出力のみがアナログ出力に変換されるか、又は
ＳＥＲＢの出力のみが変換される。

【０１１２】高解像度イメージ又は立体イメージを表示
する場合、ＣＯＮＦＩＧＭＯＤ信号は、ＶＣＬＫ／２が
マルチプレクサ１０２を通過するようにセットされる。
かくて、ＤＡＣ２４の内部マルチプレクサは、各ビデオ
・クロック（ＶＣＬＫ）信号ごとにＤＡＣ入力をＳＥＲ
Ａ及びＳＥＲＢの出力間で切換える。即ち、このモード
は、８つのピクセルを並列に読出し且つこれらのピクセ
ルをビデオ・クロック（ＶＣＬＫ）信号で以て直列化す
ることに相当する。

【０１１３】１つのＦＢで以て中解像度イメージを表示
する場合、ＤＡＣ２４は、ＦＢＡ２０又はＦＢＢ２２の
どちらが使用されるかに依存して、出力ＳＥＲＡ又はＳ
ＥＲＢを選択する。ＳＶＳイメージのみの場合、又はＨ
ＤＴＶイメージのみの場合、ＦＢＡ２０又はＦＢＢ２２
がそれぞれ選択される。このことは、ＣＬＫＭＯＤ信号
の値に依存する、中解像度又はＨＤＴＶ解像度であり得
るような出力の解像度と混同すべきではない。シリアラ
イザ２４ｂは常にＶＣＬＫ／２でクロックされるから、
ＤＡＣ２４ｃは、新しいデータを半分の速度、即ち１２
５ＭＨz、１１０ＭＨz又は７４．２５ＭＨz で受取る。

【０１１４】ＤＡＣ２４ｃの出力は、低域フィルタ（Ｌ
ＰＦ）１０４ａ、１０４ｂ及び１０４ｃに加えられる。
これらのフィルタは、高品質のアナログ・ビデオ信号を
生ずる。ＣＯＮＦＩＧＭＯＤ信号及びＣＬＫＭＯＤ信号
は、ＷＳ１６によりモード制御レジスタ（図示せず）へ
書込まれる。その結果、種々のイメージ・ソース及び出
力解像度にサービスするように、同一のハードウエア構
成をソフトウエアで再構成することができる。

【０１１５】同期ジェネレータ２４ａ 図２８に示されている同期ジェネレータ２４ａは、要求
される解像度に依存して、ＷＳ１６によりプログラムさ
れる。同期ジェネレータ２４ａは、中解像度、高解像
度、ＨＤＴＶ及び立体映像に対応する４つのモードの１
つに初期化される。これらのモードは同様に動作するの
で、以下では中解像度の場合を説明する。

【０１１６】図２７に示す中解像度の同期信号は、水平
同期（ＨＳ）信号及びその空白周期と、垂直同期（Ｖ
Ｓ）信号及びその空白周期とを有する。垂直同期（Ｖ
Ｓ）信号の間は、水平（ＨＳ）パルスが反転される。図
２８に示すように、これらの信号を生成するために、２
つのカウンタ及び適当なデコーディング・ロジックが設
けられる。これらのカウンタのうち一方は水平表示方向
用のＸ−カウンタ１０６であり、他方は垂直表示方向用
のＹ−カウンタ１０８である。Ｘ−カウンタ１０６のク
ロック入力は、水平ピクセル・クロックの一部（中解像
度の場合は、ピクセル・クロック周波数の１／４）であ
る。Ｘ−カウンタ１０６は、１０ビットの信号ＸＣＮＴ
＜０：９＞を生成する。これが復号されると、ＨＢＳＴ
ＡＲＴ（水平空白開始）、ＨＢＥＮＤ（水平空白終
了）、ＳＣＬＫＥ（直列クロック可能化終了）、ＨＳＳ
ＴＡＲＴ（水平同期開始）、ＨＳＥＮＤ（水平同期終
了）及びＶＳＥＲＲ（垂直サレーション）信号を生ず
る。

【０１１７】ＨＢＳＴＡＲＴ（水平空白開始）及びＨＢ
ＥＮＤ（水平空白終了）信号は、フリップフロップ１１
０をセット／リセットして、ＨＢＬＡＮＫ（水平空白）
信号を生ぜしめる。同様に、ＨＳＳＴＡＲＴ（水平同期
開始）及びＨＳＥＮＤ（水平同期終了）信号は、フリッ
プフロップ１１２をセット／リセットして、水平同期
（ＨＳ）信号を生ぜしめる。各水平走査ラインの終り
に、ＨＢＥＮＤ（水平空白終了）信号は、Ｘ−カウンタ
１０６をゼロにリセットする。

【０１１８】ＨＢＳＴＡＲＴ（水平空白開始）及びＳＣ
ＬＫＥ（直列クロック可能化終了）信号は、フリップフ
ロップ１１４をセット／リセットして、ＥＮＳＣＬＫ
（直列クロック可能化）信号を生ぜしめる。ＥＮＳＣＬ
Ｋ（直列クロック可能化）信号の立ち上がりエッジは、
ＦＢが各水平ラインの最初のピクセルを出力する時点を
決定する。ビデオ出力ボード２４とＦＢとの間にはパイ
プライン遅延が存在するため、ＥＮＳＣＬＫ（直列クロ
ック可能化）信号は、ＨＢＬＡＮＫ（水平空白）信号よ
り早く立ち下がる。従って、ＳＣＬＫＥ（直列クロック
可能化終了）信号は、ＨＢＥＮＤ（水平空白終了）信号
よりも若干前に復号される。

【０１１９】追加のロジックが、複数のサレーション・
パルスを生成する。ＶＳＹＮＣ（垂直同期）信号がアサ
ートされると、これはフリップフロップ１１６を介して
ＳＥＲＲ（サレーション）信号をセットする。この信号
は、ＨＳＥＮＤ（水平同期終了）信号の代わりにＶＳＥ
ＲＲ（垂直サレーション）信号を選択するために、マル
チプレクサ１１８へ加えられる。ＶＳＥＲＲ（垂直サレ
ーション）信号の復号はＨＳＳＴＡＲＴ（水平同期開
始）信号よりも早く生じ、かくてフリップフロップ１２
０の動作及びＨＳＹＮＣ（水平同期）信号のパターンを
修正する。このようにして、図２７に示す３つのサレー
ション・パルスが生ぜられる。

【０１２０】水平同期（ＨＳ）信号は、Ｙ−カウンタ１
０８及び関連するデコーダ・ロジックをクロックする。
Ｙ−カウンタ１０８は、１１ビットの信号ＹＣＮＴ＜
０：１０＞を生成し、これはＶＢＳＴＡＲＴ（垂直空白
開始）、ＶＢＥＮＤ（垂直空白終了）、ＶＳＳＴＡＲＴ
（垂直同期開始）及びＶＳＥＮＤ（垂直同期終了）信号
に復号される。これらの信号は、ＶＢＬＡＮＫ（垂直空
白）信号を形成するようにフリップフロップ１２２によ
って組合わされ、またＶＳＹＮＣ（垂直同期）信号を形
成するようにフリップフロップ１２４によって組合わさ
れる。各フレームの終り（即ち、垂直空白の終了）で、
ＶＢＥＮＤ（垂直空白終了）信号が、Ｙ−カウンタ１０
８をゼロにリセットする。

【０１２１】最終的に、ＸＣＮＴ及びＹＣＮＴ信号が、
ＶＲＥＦＸＡＤ（ビデオ・リフレッシュ・ｘ−アドレ
ス）及びＶＲＥＦＹＡＤ（ビデオ・リフレッシュ・ｙ−
アドレス）信号としてそれぞれ出力される。

【０１２２】高速インターフェース・ボード（ＨＳＩ）
２６ 高速インターフェース・ボード２６は、次の機能を与え
る。即ち、ＳＶＳ１２からＨＤＭＤ１０の表示モニタ１
８へ与えられる高速データをバッファ及び再フォーマッ
トするとともに、ＳＶＳ１２のような外部のビデオ・プ
ロセッサ又は記憶装置へ転送するため、フル・カラーの
ＨＤＴＶイメージをリアルタイム式にバッファ及び再フ
ォーマットすることである。

【０１２３】ＳＶＳ１２により与えられるイメージは、
高性能並列インターフェース（ＨＰＰＩ）を介して、高
速インターフェース・ボード２６へ伝送される。高速イ
ンターフェース・ボード２６は、ＨＤＭＤ１０へ転送す
べきかかるデータをバッファ及び再フォーマットするた
めの、メモリ及び回路を含んでいる。図２９は、高速イ
ンターフェース・ボード２６のＨＰＰＩチャネルに関連
する入出力及び機能ブロックを示している。ＨＤＭＤ１
０のデータ経路に対するＳＶＳ１２の構成要素は、パリ
ティ／ＬＬＲＣ検査回路１２６と、先入れ先出し（ＦＩ
ＦＯ）メモリ１２８と、これに関連するＦＩＦＯ書込み
制御部１３０とを含んでいる。

【０１２４】到来するＨＰＰＩデータは、最初に、パリ
ティ／ＬＬＲＣ検査回路１２６によって、バイト単位及
び水平方向のパリティ・エラーについてテストされる。
エラーは、ＩＮＴＲ（割込み）信号によってＷＳ１６へ
報告され、ＷＳ１６が読出し／書込みアクセスを行うこ
とができるように、ＷＳＤＢへ接続された両方向性の状
態／制御ポートによって一層明瞭化される。

【０１２５】パリティ／ＬＬＲＣエラー検出と並行し
て、ＦＩＦＯ書込み制御部１３０によりイメージ・デー
タがフォーマット化されて、ＦＩＦＯ１２８へ書込まれ
る。

【０１２６】現在の実現形態はは、４つのデータ・バー
スト（１０２４ワード）を記憶するのに十分なＦＩＦＯ
１２８の記憶容量を与えるから、各パケット転送が開始
する際に、（ＨＰＰＩ用の）４つのＲＥＡＤＹ信号が、
ＲＥＡＤＹキュー１３２を介して、ＦＩＦＯ書込み制御
部１３０により発行される。これらの４つのＲＥＡＤＹ
信号は、ＳＶＳ１２のＨＰＰＩ送信機によりバッファさ
れる。イメージ・データを転送する間、ＳＶＳ１２のＨ
ＰＰＩ送信機は、例えば３つのＲＥＡＤＹ信号を待ち行
列化しているから、ＨＤＭＤ１０のＦＢによるＦＩＦＯ
１２８の読出し速度は、名目上は、ＨＰＰＩからの書込
み速度より大きい。しかし、このことが常に正しいとは
限らない。例えば、比較的高い優先順位を有するローカ
ル・ホストのＷＳ１６が、ＦＢを過度にアクセスしてい
ることがあり得るからである。かくて、ＦＩＦＯ１２８
はより低い速度で読出され、そしてＲＥＡＤＹ信号は到
来するデータ・バースト周期よりも遅い速度で生成され
ることになる。他の例は、現フレームの表示が終了する
前に、完全なフレームが受取られる、というものであ
る。この場合には、第３のフレームを表わす入力データ
・パケットは、現フレームの表示が完了するまで、ＨＤ
ＭＤ１０のＦＢによってＦＩＦＯ１２８から読出されな
い。

【０１２７】また、ＲＥＡＤＹキュー・ブロック１３２
は、接続された送信機からの要求に応答して、（ＨＰＰ
Ｉ用の）ＣＯＮＮＥＣＴ信号を発行する。１１ビットの
カウンタ１３４ａ及び１３４ｂは、走査ラインの最後の
ピクセル及び入力イメージのフレーム中の最後のライン
をタグするように、ＦＩＦＯ書込み制御ブロック１３０
によって維持される。これらタグは、対応するピクセル
とともに、ＦＩＦＯ１２８に直接的に書込まれる。出力
タグ・ビットは、ＦＢＡコントローラ４０及びＦＢＢコ
ントローラ４２が使用する前述のタグ・バスを形成し
て、表示バッファのスイッチングをＳＶＳフレームの終
りと同期させるとともに、水平カウンタ６０及び垂直カ
ウンタ６２（図１７）をリセットする。カウンタ１３４
ａ及び１３４ｂは、後述するように、パケット転送を開
始する際にＳＶＳ１２により初期化される。

【０１２８】先に詳述したように、ＨＤＭＤ１０に対す
るデータ・フォーマットは、高性能並列インターフェー
ス（ＨＰＰＩ）のデータ・フォーマット・プロトコルの
拡張である。かかるＨＰＰＩプロトコルは、６ワードの
ヘッダの後にデータが続くことを指定する。これに加え
て、本発明のシステムは、ヘッダ・データの４ワードが
入力フレームに関する情報を保持するように、パケット
・フォーマットを定義する（図２０）。かくて、これら
の４ワードは、ＨＰＰＩプロトコルにより定義された６
ワードと相俟って、修正されたＨＰＰＩヘッダを構成す
る。

【０１２９】高速インターフェース・ボード２６は、Ａ
ＮＳＩ仕様（X3T9.3/89-013 及びX3T9.3/88-023）に従
って構成された、ＨＰＰＩ送信機１３６を含んでいる。
ＨＰＰＩ送信機１３６は、後述するデータ・フォーマッ
トを用いて、ＨＤＴＩ２８からＨＤＴＶ ＯＵＴデータ
を受取る。また、送信機１３６は、ＨＰＰＩ信号（ＲＥ
ＱＵＥＳＴ、ＰＡＣＫＥＴ及びＢＵＲＳＴ）を生成する
ため使用される、ＨＤＴＶ垂直同期（ＶＳ）信号及び水
平同期（ＨＳ）信号を受取る。ＨＰＰＩ ＯＵＴクロッ
ク・ジェネレータ１３８は、ＨＰＰＩクロック信号を生
成する。この信号は、ＨＤＴＶサンプル・データをＬＬ
ＲＣコードとともにＨＰＰＩ送信機１３６へストローブ
して、これをＳＶＳ１２のようなＨＤＴＶデータの受信
機へ伝送するために使用される。

【０１３０】高画質テレビジョン・インターフェース
（ＨＤＴＶＩ）２８ 図３０に示すＨＤＴＶＩ２８は、フル・カラー、フル・
モーションの、１１２５／６０Ｈz のＨＤＴＶイメージ
をリアルタイム式にディジタル化し、このデータをバッ
ファして、ＦＢ及び高速インターフェース・ボード２６
へ転送する。ＨＤＴＶ入力及びタイミングは、例えば、
ＳＭＰＴＥ−２４０Ｍの高画質テレビジョン規格と対応
するが、この１つの特定フォーマットにのみ限定される
ものではない。

【０１３１】ＨＤＴＶＩ２８は、赤、緑及び青の３つの
サンプリング・チャネル１４０ａ、１４０ｂ及び１４０
ｃをそれぞれ含んでいる。図３０には、赤のサンプリン
グ・チャネル１４０ａが詳細に示されている。赤のアナ
ログ信号は、８ビットのピクセル値を生成するアナログ
／ディジタル・コンバータ（ＡＤＣ）１４２により７
４．２５ＭＨz でサンプルされる。ＡＤＣ１４２の出力
は、Ｒ１レジスタ及びＲ２レジスタに分離される。これ
らのレジスタは、パリティ・ジェネレータ・ブロック１
４４ａ、１４４ｂの出力をも格納する。Ｒ３レジスタ及
びＲ４レジスタは、４つの連続バイト（３２ビット）及
び４つの対応するパリティ・ビットを蓄積するととも
に、このデータを５１２ワード×３２ビットのＦＩＦＯ
１４６へ並列にロードする。

【０１３２】赤、青及び緑のサンプリング・チャネル１
４０ａ−１４０ｃの出力は、カウンタ１４８ａ、カウン
タ１４８ｂ、デコーダ１５０及びマルチプレクサ１５２
によって、２５６個の３６ビット・ワード・バーストへ
組合わされる。カウンタ１４８ａはＨＰＰＩクロック信
号を２５６で除算し、カウンタ１４８ｂはカウンタ１４
８ａの出力を３で除算する。デコーダ（ＤＥＣ）１５０
の３ゲートの出力は、２５６パルスの３つのシーケンス
を与え、一方、これらのシーケンスは、赤、緑及び青の
サンプリング・チャネルにあるＦＩＦＯ１４６の読出し
信号として使用される。カウンタ１４８ｂの出力は、マ
ルチプレクサ１５２を制御する。ＨＰＰＩクロック信号
は、マルチプレクサ１５２の出力から得られるデータ
を、出力レジスタ１５４へロードする。出力レジスタ１
５４の出力は、最初に１０２４個の赤の８ビット・ピク
セルを表わす２５６ワードを与え、次に１０２４個の緑
の８ビット・ピクセルを表わす２５６ワードを与え、最
後に１０２４個の青の８ビット・ピクセルを表わす２５
６ワードを高速インターフェース・ボード２６へ与え
る。ＨＰＰＩ送信機１３６は、ディジタル化されたＨＤ
ＴＶのＲＧＢフォーマット・ビデオ・データを、外部の
ビデオ・プロセッサ又は記憶装置へ伝送する。例えば、
ＳＶＳ１２は、それぞれ２５６ワードを持つ３つのバー
ストとして、サンプルされたＨＤＴＶデータの１つのア
クティブなラインの１０２４ピクセルを受取る。

【０１３３】ＨＤＴＶデータの速度が約１９５Ｍバイト
／秒であるから、１００Ｍバイト／秒の伝送速度を持つ
３２ビットのＨＰＰＩは、ＨＤＴＶラインの約半分を受
信機に送信するのに十分である。これは、２つのイメー
ジ、即ち元のＨＤＴＶイメージ及びＳＶＳ処理されたイ
メージが同一の表示モニタ１８上に表示されるような、
アプリケーションについては十分である。しかし、フル
サイズのＨＤＴＶイメージが外部で処理される場合に
は、２００Ｍバイト／秒のデータ速度を持つ、６４ビッ
トのＨＰＰＩチャネルが利用される。このことは、ＦＩ
ＦＯ１４６に対して７２ビット幅のＦＩＦＯを使用する
ことにより、８ピクセルの複数ワードを組立てることを
必要とする。この場合、３つの６４ビットＨＰＰＩバー
ストは、ＨＤＴＶデータの単一ラインを表わす。ただ
し、この場合において、このＨＤＴＶラインは２０４８
ピクセルを有するものと考えられるが、このラインの最
後の１２８ピクセルはイメージを表わさない。

【０１３４】ＨＤＴＶＩ２８の第２の部分は、それぞれ
５１２ワード×２４ビットを格納する、２つのＦＩＦＯ
１５６ａ及び１５６ｂを含んでいる。ＦＩＦＯ１５６ａ
及び１５６ｂは、ＦＢデータ・バスに対し、２つの２４
ビットＨＤＴＶピクセルを並列に出力する。出力レジス
タ（Ｒ５）１５８ａ及び（Ｒ６）１５８ｂは、ＦＩＦＯ
１５６ａ及び１５６ｂと、ＦＢデータ・バス（ＨＤＴＶ
ＯＵＴ）との間のパイプラインとしてそれぞれ機能す
る。

【０１３５】ＦＩＦＯ１５６ａ及び１５６ｂの書込みク
ロックのゲート動作は、ＨＤＴＶイメージをリアルタイ
ム式にスケーリングするための機構として用いられる。
この目的のため、スケーリングＲＡＭ１６０が用いられ
る。この技法では、１対の高速スタティックＲＡＭがス
ケーリングＲＡＭ１６０を構成し、ライン中の各ピクセ
ルごとに、またＨＤＴＶラスタ中の各ラインごとに一の
ビット・マスクを生じて、特定のピクセルに対してＦＩ
ＦＯ１５６の書込みクロックを可能化又は不能化する。
一のピクセルが水平方向にも垂直方向にも可能化される
と、このピクセルはＦＩＦＯ１５６へ書込まれ、さもな
ければ捨てられてしまう。また、ＨＤＴＶイメージを、
外部のプロセッサでスケールして、これを元のイメージ
と比較するためにＨＤＭＤ１０のＦＢへ戻すこともでき
る。これと同じスケーリング機構は、高速インターフェ
ース・ボード２６を介して外部のビデオ・プロセッサへ
送られるＨＤＴＶのディジタル化データをスケールする
ために使用することができる。もっとも、この場合に結
果的に得られるイメージの品質低下は、以降の処理にと
って問題がある。

【０１３６】図３０に示す位相ロック・ループ１６２
は、７４．２５ＭＨzのサンプル・クロックを、入力と
して加わるＨＤＴＶ同期信号にロックするとともに、Ｈ
ＤＴＶ同期ジェネレータ１６４にもロックする。ＨＤＴ
Ｖ同期ジェネレータ１６４は、ＨＤＴＶモードで動作す
る場合、ＨＤＭＤ１０の表示モニタ１８に対するタイミ
ング・パルスを生成し、ビデオ出力ボード２４の同期ジ
ェネレータ２４ａと同様にして構成される。更に、水平
及び垂直ラスタ情報が、Ｈ及びＶと呼ばれる１対のタグ
・ビットとして、ＦＩＦＯ１５６ａ及び１５６ｂへ書込
まれる。これらのビットは、ＨＤＴＶ入力をＳＶＳ入力
と混合する場合に、ＨＤＴＶラスタのラインの終り及び
フレームの終りの条件を復号するために、ＷＳ１６によ
って使用される。その結果、出力イメージが入力イメー
ジにロックされる。このようなロックは、例えばＨＤＴ
Ｖ放送又は制作スタジオにおいてＨＤＭＤ１０を使用す
るときに必要となる。

【０１３７】

【発明の効果】本発明のマルチメディア表示装置は、複
数のリアルタイム・イメージを格納及び表示するととも
に、プログラム可能な複数の出力ビデオ解像度を使用す
ることができる。

【図面の簡単な説明】

【図１】高画質マルチメディア表示コントローラ（ＨＤ
ＭＤ）１０を含むイメージ表示システムを示すブロック
図である。

【図２】高画質マルチメディア表示コントローラ（ＨＤ
ＭＤ）１０の主要な機能ブロックを示す全容図である。

【図３】フレーム・バッファ・メモリＡ（ＦＢＡ）２０
を示すブロック図である。

【図４】２Ｋ×２Ｋ×３２ビットの単一ブロックとして
構成され且つＶＲＡＭの３次元４×２アレイに編成され
たフレーム・バッファ・メモリＡ（ＦＢＡ）２０のメモ
リ・アーキテクチャを示す図である。

【図５】図面の縦方向に配向された、２つの１６ＶＲＡ
Ｍスライスとして編成されたフレーム・バッファ・メモ
リＡ（ＦＢＡ）２０を示す図である。

【図６】ワークステーションの表示ラインの順序を示す
図である。

【図７】ＶＲＡＭの２次ポートのデータ・ビット（ＳＤ
Ｑ）を示す図である。

【図８】８ビットのＦＢカラー成分として働く４つの８
ビット直列データ・バスを示す図である。

【図９】フレーム・バッファ・メモリＡ（ＦＢＡ）２０
の制御信号及び１次ポート・データを示す図である。

【図１０】Ａ′及びＢ′バッファが水平方向に分割され
たフレーム・バッファ・メモリＡ（ＦＢＡ）２０を示す
図である。

【図１１】Ａ′及びＢ′バッファが水平方向に分割され
たフレーム・バッファ・メモリＡ（ＦＢＡ）２０を示す
図である。

【図１２】高解像度イメージの場合の、２重化されたフ
レーム・バッファ・メモリＡ（ＦＢＡ）２０及びフレー
ム・バッファ・メモリＢ（ＦＢＢ）２２の編成を示す図
である。

【図１３】偶数ピクセルをフレーム・バッファ・メモリ
Ａ（ＦＢＡ）２０に格納し且つ奇数ピクセルをフレーム
・バッファ・メモリＢ（ＦＢＢ）２２に格納するように
した、高解像度イメージを表示する場合の、ピクセルの
水平分散配置を示す図である。

【図１４】２つのＨＤＭＤフィールドと各走査ライン番
号を示す図である。

【図１５】ＨＤＴＶイメージ・ラインの分散配置を示す
図である。

【図１６】フレーム・バッファ・メモリＡ（ＦＢＡ）２
０の出力に用いられる４つのワークステーション・デー
タ経路デバイス（ＷＳＤＰ）の１つを示すブロック図で
ある。

【図１７】フレーム・バッファ・メモリＡ（ＦＢＡ）コ
ントローラ４０を示すブロック図である。

【図１８】一のソース（Ｓ）から高性能並列インターフ
ェース（ＨＰＰＩ）を介して一の宛て先（Ｄ）へ３つの
データ・バーストを同期的に伝送する場合のタイミング
を示す図である。

【図１９】イメージ・データの転送を行うように、図１
８のＨＰＰＩデータ・フォーマットを本発明のシステム
に従って変形した例を示す図である。

【図２０】図１９のイメージ・ヘッダの編成を一層詳細
に示す図である。

【図２１】状態マシン４４及び４６とその各入出力を示
す図である。

【図２２】フレーム・バッファ・メモリＡ（ＦＢＡ）コ
ントローラ４０のＡ／Ｂロジック７６の動作を示すタイ
ミング図である。

【図２３】フレーム・バッファ・メモリＡ（ＦＢＡ）２
０及びフレーム・バッファ・メモリＢ（ＦＢＢ）２２に
サービスする、直列データ経路デバイス３４を示す図で
ある。

【図２４】３つの異なるカラー・ビデオ・データ経路を
含んでいる、ビデオ・データ経路デバイス３６を示す図
である。

【図２５】各々が２つのマルチプレクサから成る８つの
グループを用いるビデオ・データ経路デバイス（ＶＤＰ
Ｒ）を示す図である。

【図２６】各入力に２：１マルチプレクサを備えた３つ
のディジタル／アナログ・コンバータ（ＤＡＣ）を含
む、ビデオ出力ボード（ＶＩＤＢ）２４を示す図であ
る。

【図２７】中解像度イメージを表示する場合の、水平及
び垂直同期パルスのタイミングを示す図である。

【図２８】Ｘ軸方向及びＹ軸方向用の２つのカウンタを
備えた同期ジェネレータ２４ａを示す図である。

【図２９】高速インターフェース・ボード（ＨＳＩ）２
６の入力、出力及び機能ブロックを示す図である。

【図３０】フル・カラー、フル・モーションのＨＤＴＶ
イメージをリアルタイム式にディジタル化し且つこのデ
ータをフレーム・バッファ２０、２２及び高速インター
フェース・ボード（ＨＳＩ）２６へ転送するのに備えて
バッファする、高画質テレビジョン・インターフェース
（ＨＤＴＶＩ）２８を示す図である。

【符号の説明】

１０ 高画質マルチメディア表示コントローラ（ＨＤＭ
Ｄ） １２ スーパーコンピュータ映像化システム（ＳＶＳ） １４ ＨＤＴＶソース １６ ワークステーション（ＷＳ） １８ ＨＤＭＤモニタ ２０ フレーム・バッファ・メモリＡ（ＦＢＡ） ２２ フレーム・バッファ・メモリＢ（ＦＢＢ） ２４ ビデオ出力ボード（ＶＩＤＢ） ２４ａ 同期ジェネレータ ２４ｂ シリアライザ（並直列変換器） ２４ｃ ディジタル／アナログ・コンバータ（ＤＡＣ） ２６ 高速インターフェース・ボード（ＨＳＩ） ２８ 高画質テレビジョン・インターフェース（ＨＤＴ
ＶＩ） ３０ ワークステーション・データ経路（ＷＳＤＰ）デ
バイスＡ ３２ ワークステーション・データ経路（ＷＳＤＰ）デ
バイスＢ ３４ 直列データ経路デバイス ３６ ビデオ・データ経路デバイス ３８ ＷＳインターフェース・デバイス ４０ ＦＢＡコントローラ ４２ ＦＢＢコントローラ ４４ 状態マシンＡ ４６ 状態マシンＢ ４８ マルチプレクサ ５０ マルチプレクサ ５２ マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スン・ミン・チョイ アメリカ合衆国10601 ニューヨーク州ホ ワイト・プレインズ、４イー・アパートメ ント・フランクリン・アベニュー １番地 (72)発明者 アラン・ウェスレイ・ピーバーズ アメリカ合衆国10566 ニューヨーク州ピ ークスキル、パーク・ストリート 1238番 地 (72)発明者 ジョン・ルイス・ピタス アメリカ合衆国06801 コネチカット州ベ セル、キングスウッド・ドライブ 46番地 (56)参考文献 特開 昭57−127980（ＪＰ，Ａ) 特開 平３−208095（ＪＰ，Ａ) 特公 昭59−36267（ＪＰ，Ｂ２)

Claims (5)

【特許請求の範囲】
1. 【請求項１】 イメージ・ピクセル・データを格納する
   複数のアドレス可能な位置を有するイメージ・バッファ
   手段と、 前記イメージ・バッファ手段の出力へ結合された入力を
   有し、イメージ表示手段がイメージ・ピクセル・データ
   を表示するように、前記イメージ・バッファ手段から読
   出されたイメージ・ピクセル・データを前記イメージ表
   示手段を駆動するのに適した電気信号へ変換する手段と
   が設けられ、 当該変換手段は、イメージ表示制御手段により生成され
   た信号に応答して、指定された表示解像度を持つ前記イ
   メージ表示手段を駆動するのに適した前記電気信号用の
   複数の異なるタイミング・フォーマットのうちの１つを
   生成する手段を含み、 前記イメージ表示制御手段により生成された信号に応答
   して、前記指定された表示解像度の関数として、前記イ
   メージ・バッファ手段を構成する手段と、 第１のフォーマットで表現されたイメージ・ピクセル・
   データを受取るための入力、及び当該受取ったイメージ
   ・ピクセル・データをＲＧＢフォーマットで格納するよ
   うに前記イメージ・バッファ手段へ結合された出力を有
   する第１のインターフェース手段と、 第２のフォーマットで表現されたイメージ・ピクセル・
   データを受取るための入力、及び当該受け取ったイメー
   ジ・ピクセル・データをＲＧＢフォーマットで格納する
   ように前記イメージ・バッファ手段へ結合された出力を
   有する第２のインターフェース手段と、 カラー指標（ＣＩ）及び前記イメージ表示手段の表示ス
   クリーン・ウインドウ識別子（ＷＩＤ）を指定する情報
   を含む、第３のフォーマットで表現されたイメージ・ピ
   クセル・データを受取るように前記イメージ表示制御手
   段へ結合された入力、及び当該受取ったイメージ・ピク
   セル・データを当該第３のフォーマットで格納するよう
   に前記イメージ・バッファ手段へ結合された出力を有す
   る第３のインターフェース手段と、 が設けられて成る、イメージ表示装置。
2. 【請求項２】 イメージ・ピクセル・データを格納する
   複数のアドレス可能な位置を有するイメージ・バッファ
   手段と、 前記イメージ・バッファ手段の出力へ結合された入力を
   有し、イメージ表示手段がイメージ・ピクセル・データ
   を表示するように、前記イメージ・バッファ手段から読
   出されたイメージ・ピクセル・データを前記イメージ表
   示手段を駆動するのに適した電気信号へ変換する手段
   と、 第１のフォーマットで表現されたイメージ信号を受取る
   入力、及び当該受取ったイメージ信号を格納するように
   前記イメージ・バッファ手段へ結合された出力を有する
   第１のインターフェース手段と、 第２のフォーマットで表現されたイメージ信号を受取る
   入力、及び当該受取ったイメージ信号を格納するように
   前記イメージ・バッファ手段へ結合された出力を有する
   第２のインターフェース手段と、 第３のフォーマットで表現されたイメージ信号を受取る
   入力、及び当該受取ったイメージ信号を格納するように
   前記イメージ・バッファ手段へ結合された出力を有する
   第３のインターフェース手段とが設けられ、 前記第３のインターフェース手段から前記イメージ・バ
   ッファ手段に格納された前記イメージ信号が、表示され
   る各イメージ・ピクセルごとに、前記第１のインターフ
   ェース手段、前記第２のインターフェース手段及び前記
   第３のインターフェース手段の各々が受取ったイメージ
   信号からの寄与度を指定する情報を含むようにしたこと
   を特徴とする、イメージ表示装置。
3. 【請求項３】 前記第１のフォーマットがＲＧＢフォー
   マットであり；前記第２のインターフェース手段が、前
   記受取ったイメージ信号を前記イメージ・バッファ手段
   内に格納する前に、当該受取ったイメージ信号を前記Ｒ
   ＧＢフォーマットへ変換する手段を含み；前記第３のフ
   ォーマットが、カラー指標（ＣＩ）及び前記イメージ表
   示手段の表示スクリーン・ウインドウ識別子（ＷＩＤ）
   を指定する情報を含み；前記イメージ・バッファ手段
   が、前記ＲＧＢフォーマットの第１及び第２のカラーを
   指定するピクセル・データを格納する第１のバッファ手
   段、及び前記ＲＧＢフォーマットの第３のカラーを格納
   し且つ前記カラー指標（ＣＩ）及びウインドウ識別子
   （ＷＩＤ）を指定する情報を格納する第２のバッファ手
   段に区分されるようにした、請求項２記載のイメージ表
   示装置。
4. 【請求項４】 前記第１のフォーマットがＲＧＢフォー
   マットであり；前記第２のインターフェース手段が、前
   記受取ったイメージ信号を前記イメージ・バッファ手段
   内に格納する前に、当該受取ったイメージ信号を前記Ｒ
   ＧＢフォーマットへ変換する手段を含み；前記第３のフ
   ォーマットが、カラー指標（ＣＩ）及び前記イメージ表
   示手段の表示スクリーン・ウインドウ識別子（ＷＩＤ）
   を指定する情報を含み； 前記イメージ・バッファ手段へ結合された複数の出力を
   有し且つ当該イメージ・バッファ手段を、 ２つの２０４８位置×１０２４位置×２４ビットのバッ
   ファ及び１つの２０４８位置×１０２４位置×１６ビッ
   トのバッファ、 ２つの２０４８位置×２０４８位置×２４ビットのバッ
   ファ及び１つの２０４８位置×２０４８位置×１６ビッ
   トのバッファ、又は ４つの２０４８位置×１０２４位置×２４ビットのバッ
   ファ及び２つの２０４８位置×１０２４位置×１６ビッ
   トのバッファ、 として構成する手段が設けられ； 前記２４ビットのバッファがＲＧＢピクセル・データを
   格納し、前記１６ビットのバッファが前記カラー指標
   （ＣＩ）及び前記ウインドウ識別子（ＷＩＤ）を格納す
   るようにした、請求項２記載のイメージ表示装置。
5. 【請求項５】 イメージ・ピクセル・データを格納する
   複数のアドレス可能な位置を有するイメージ・バッファ
   手段と、 前記イメージ・バッファ手段の出力へ結合された入力を
   有し、イメージ表示手段がイメージ・ピクセル・データ
   を表示するように、前記イメージ・バッファ手段から読
   出されたイメージ・ピクセル・データを前記イメージ表
   示手段を駆動するのに適した電気信号へ変換する手段と
   が設けられ、 当該変換手段は、イメージ表示制御手段により生成され
   た信号に応答して、指定された表示解像度を持つ前記イ
   メージ表示手段を駆動するのに適した前記電気信号用の
   複数の異なるタイミング・フォーマットのうちの１つを
   生成する手段を含み、 前記イメージ表示制御手段により生成された信号に応答
   して、前記指定された表示解像度の関数として、前記イ
   メージ・バッファ手段を構成する手段が設けられ、 前記イメージ・バッファ手段が、 ２つの２０４８位置×１０２４位置×２４ビットのバッ
   ファ及び１つの２０４８位置×１０２４位置×１６ビッ
   トのバッファ、 ２つの２０４８位置×２０４８位置×２４ビットのバッ
   ファ及び１つの２０４８位置×２０４８位置×１６ビッ
   トのバッファ、又は ４つの２０４８位置×１０２４位置×２４ビットのバッ
   ファ及び２つの２０４８位置×１０２４位置×１６ビッ
   トのバッファ、 として構成され、 前記２４ビットのバッファの各々がＲＧＢピクセル・デ
   ータを格納し、前記１６ビットのバッファの各々がカラ
   ー指標（ＣＩ）及びこれに関連するウインドウ識別子
   （ＷＩＤ）を格納し、 前記変換手段が、前記イメージ・バッファ手段から読出
   された前記カラー指標（ＣＩ）及びこれに関連するウイ
   ンドウ識別子（ＷＩＤ）を復号してＲＧＢピクセル・デ
   ータを供給する手段を含むことを特徴とする、イメージ
   表示装置。