JPS60247692A

JPS60247692A - デイスプレイコントロ−ラ

Info

Publication number: JPS60247692A
Application number: JP59105574A
Authority: JP
Inventors: 和彦西; 石井　孝寿; 良蔵山下; 奥村　隆俊; 成光山岡
Original assignee: ASCII Corp; Nippon Gakki Co Ltd
Current assignee: ASCII Corp; Nippon Gakki Co Ltd
Priority date: 1984-05-24
Filing date: 1984-05-24
Publication date: 1985-12-07
Also published as: US4684942A; JPH051946B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は電子計算機の端末機あるいはテレビゲームマ
シン等に用いられるディスプレイコントローラに関する
。

〔従来技術〕

近年、ＣＰＵ（中央処理装置）の制御の下に、ＣＲＴ（
ブラウン管）表示装置の画面に動画および静止画の表示
を行うディスプレイコントローラが種々開発されている
。第１０図はこの種のディスプレイコントローラミｇ用
いたカラーディスプレイ装置の構成を示すブロック図で
あり、この図においてｂはＣＰＵ、ｏ＃′１ｃＰＵ−ｂ
において用いられるプログラムが記憶されたＲＯＭ（リ
ードオンリメモリ）およびデータ記憶用のＲＡＭ（ラン
ダムアクセスメモリ）からなるメモリ、ｄはＶＲＡＭ（
ビデオＲＡＭ）、ｅはＣＲＴ表示装置である。このカラ
ーディスプレイ装置忙おいて、ＣＰｔｊ−ｂは、まずＣ
ＲＴ表示装置ｅの表示画面に表示させるべき静止画デー
タおよび動画データをディスプレイコントローラａへ順
次出力する。

ディスプレイコントローラａは供給されたデータを順次
ＶＲＡＭ−ｄへ書き込む。次に、ＣＰＵ−ｂが表示指令
をディスプレイコントローラａへ出力すると、ディスプ
レイコントローラａがこの指令ｔｇけ、ＶＲＡＭ−ａ内
の静止画データおよび動画データを読出し、ＣＲＴ表示
装置ｅの表示画面に表示させる。

ところで、この種のディスプレイコントローラは、一般
にカラーパレットと呼ばれる一種のコード変換器を具備
しており、ＶＲＡＭから読み出されるカラーコード（表
示ドツトの色を決定するコードであり、静止画および動
画データを構成する）をこのカラーパレットによってレ
ッドカラーデータＲＤ、グリーンカラーデータＧＤ、ブ
ルーカラーデータＢＤｋこれらのデータは各々５ビット
程度）に変換し、これによって、デジタルＲＧＢ信号を
作成している。

この場合、表示面のドツト数を増やして高画質化するに
は、カラーパレットにおける変換動作も当然忙速くしな
ければならない。ところで、近年のディスプレイコント
ローラは一般にＬＳＩ化されているが、この場合は、カ
ラーパレット自体も同一のＬＳＩチップ中に組み込まれ
る。そして、このようなＬＳＩチップ中のカラーパレッ
トにおいて、変換動作を高速化させる場合は、以下に述
べる問題が発生した。

まず、カラーパレットを構成する各素子の信号伝達速度
を速めなければならないから、これらの素子の充電時間
等を短縮するために、動作電流を大きくとらなければな
らない。そして、動作電流を大きくとると、各素子（ト
ランジスタ等）の面積を大きくしなければならず、結局
、カラーパレット全体の面積が大となってしまう。また
、電流が多く流れるため、カラーパレット部での発熱や
電力消費が大となってしまう。

このように、従来のディスプレイコントローラ忙おいて
は、カラーコード）Ｋ高速変換を行わせると、それに伴
って種々の不都合が発生するため、高速変換は行なわれ
ていないのが実情であシ、結局、表示面の高画質化はあ
″１シ望めないという欠点があった。

〔発明の目的〕

この発明は上述した事情に鑑みてなされたもので、高速
変換が行なえるとともに回路面積や消費電力が少ないカ
ラーパレットを具備するディスプレイコントローラを提
供することを目的としている。

〔発明の特徴〕

そして、この発明は上述し蛇目的を達成するために予め
カラーデータがセットされるカラーデータ出力部と、複
数の入力チャンネルに対応して各々設けられるとともに
、前記各入力チャンネルから供給されるカラーコードに
基づいて前記カラーデータ出力部のいずれか１つを選択
する選択信号を出力するデコーダと、前記各カラーデー
タ出力部の各々の出力端に前記各入力チャンネルに対応
して並列に設けられるとともに、その入力チャンネルに
対応するデコーダが出力する前記選択信号を開信号とす
るゲート手段と、前記ゲート手段を介して前記カラーデ
ータ出力部内から出力されるカラーデータを表示面上の
１ドツト表示タイミングに対応する切換パルス信号に基
づいて順次入力チャンネル別に切換えて出力する切換出
力手段とを具備し、前記各入力チャンネルの各々に同時
にカラーコードを供給することを特徴としている。

〔実施例〕

以下図面を参照してこの発明の実施例について説明する
。

第１図はこの発明の一実施例の構成を示すブロック図で
ある。この図忙おいて、１はディスプレイコントローラ
（以下ＶＤＰと略称する）であり、ＶＲＡＭ（ビデオラ
ム）２内の画像データに基づいてＣＲＴ表示装置３に動
画および静止画を表示する。また、ＶＤＰＩはＣＰＵ（
中央処理装置）４から供給される各糧コマンドや画像デ
ータに基づいて、ＶＲＡＭ２の内容を書き換えたル、あ
るいは、ＶＲＡＭ２の内容の一部を外部へ転送するよう
になっている。５はＣＰＵ４で用いられるプログラムお
よび各種画像データが記憶されているメモリである。

次に、ＶＤＰＩの各構成要素について説明する。

第１図に示すタイミング信号発生回路８は、内部に設け
られた水晶振動子によって基本クロックパルスを発生し
、また、この基本クロックパルスに基づいてドツトクロ
ックパルスＤＣＰおヨヒ同期信号５ＹＮＣ′ｔ−発生す
る。そして、ドツトクロックパルスＤＣＰｔ水平カウン
タ９のクロック端子ＣＫへ、また、同期信号５ＹＮＣｔ
ＣＲＴ表示装置３へ各々出力する。ここで、ドツトクロ
ックパルスＤＣＰは、ＣＲＴ表示画面に表示される各ド
ツトに対応するクロックパルスであり、言い換えれば、
画面の水平走査によって順次表示される各ドツトの表示
タイミングに同期して出力されるクロックパルスである
。また、このタイミング信号発生回路８は、画像データ
の処理に必要な各種のタイミング信号を発生し、画像デ
ータ処理回路ｌＯへ出力する。

水平カウンタ９は画面表示の水平走査開始時点圧初期リ
セットされるカウンタであシ、ドツトクロックパルスＤ
ＣＰｆ：所定数カウントする毎に信号ＨＰを出力して垂
直カウンタ１１のクロック端子ＣＫへ出力する。この水
平カウンタ９のカウント出力は、ＣＲ１表示装置５の電
子ビームが画面の左から何番目のドツトを走査している
かを示している。すなわち、例えばカウント出力が「０
」の時は電子ビームの走査が画面の最左端にあシ、また
ｒｌ　００Ｊの時は電子ビームが画面左から１０１番目
のドツト位置を走査している。

垂直カウンタ１１は画面表示の垂直走査開始時点に初期
リセットされるカウンタでアシ、この垂直カウンタ１１
０カウント出力は、ＣＲ１表示装置５の電子ビームが画
面の上から何番目のラインを走査しているかを示してい
る。また、この実施例における垂直方向の画面のドツト
数は１９２に設定されている。

次に、画像データ処理回路１０は、ＣＰＵ４からインタ
ーフェイス回路７を介して供給される画像データを順次
ＶＲＡＭＺ内の各テーブル内に書き込み、ＶＲＡＭ２の
書き込みが終了した後に、ＣＰＵ４から表示指令が出力
されると、ＶＲＡＭ２内の各画像データを読み出し、読
み出したデータに基づいてＣＲ７画面の各ドツト位置に
いかなる色のドツト表示を行えばよいかを検知し、水平
カウンタ９および垂直カウンタ１１の各カウント出力が
示す電子ビームの走査位置和合わせて端子ＴＧから順次
カラーコード（２，４あるいは８ビツト）を出力し、切
換レジスタ１２を介してカラーパレット１３へ供給する
。また、画像データ処理回路１０は上述した静止画表示
動作と平行してＶＲＡＭ２から動画表示に必要なデータ
を演算、パレット１３へ供給する。この画像データ処理
回路１０は静止画と動画とが競合する場合には、動画を
優先表示するようになっている。切換レジスタ１２は第
２図に示すように、ＶＲＡＭ２から読み出されたカラー
コードが記憶される８ビツトのレジスタ１２＆と、この
レジスタｔＺａの上位４ビツトをカラーパスの上位４ピ
ツトＣＢ４〜ＣＢ７に出力するか、下位４ビツトＣＢＯ
〜ＣＢ３に出力するかを切換える切換回路１２ｂとから
成っている。また、レジスタ１２＆の下位４ビツトのデ
ータは常にカラーパスの下位４ビツトＣＢＯ〜ＣＢ３に
出力され、カラーパスＣＢＯ〜ＣＢ７は各々カラーパレ
ット１３の入力端（第３図参照）Ｋ接続されている。な
お、切換回路１２ｂの切換動作については後述する。

次に、カラーパレット１３は一種のコード変換回路であ
ル、切換レジスタ１２から供給されるカラーコードを、
レッドカラーデータＲＤ、グリーンカラーデータＧＤ、
ブルーカラーデータＢＤにＪ−１１−め−ｈ今一ギーぶ
Ｈ久ｈスピット）ｆ壷漁Ｉ、イＤＡＣ（ディジタル／ア
ナログ変換器）１４へ出力する。ＤＡＣ１４はカラーデ
ータＲＤ、ＧＤ。

ＢＤを各々アナログ信号に変換してＲＧＢ信号を作成し
、このＫＧＢ信号をＣＲＴ表示装置３へ出力する。ここ
で、第５図はカラーデータ・ト１３の構成を示すブロッ
ク図であシ、この図に示すり。

Ｌ、・・・は各々１ビツトのレジスタである。このレジ
スタＩ、、　Ｉ、、・・・には予め′１”か０”のデー
タが書き込まれている。また、１６個設けられている色
データ出力部２０−１〜２０−１６は各々９個のレジス
タと、各レジスタＬに２個ずつ設けられ、各レジスタの
出力端を開閉する３ステートバツフアとから成っている
。この場合、各色データ出力部２０−１〜２０−１６を
構成している〜１９個のレジスタＬ、Ｌ、・・・は下位
ビットから順に５個ずつグループ分けされておシ、各グ
ループが各々レッドカラーデータＲＤ、グリーンカラー
データＧＤ、ブルーカラーデータＢＩＩ出力するように
なっている。すなわち、第０〜第２ビツトがブルーカラ
ーデータＢＤ、第３〜Ｗｃ５ピットがルツドカラーデー
タＲＤ、第６〜第９ビットがグリーンカラーデータＧＤ
ｔ−出力する。アンドゲートＡ　Ｎ　ａ　、　Ａ　Ｎａ
−およびＡＮｂ、　ＡＮｂ・・・は各レジスタＬ、Ｌ・
・・のビット番号に対応して９個ずつは出力端が共通接
続された後に、対応するアントゲ−）ＡＮａの一方の入
力端に接続され、同様に各レジスタＬ、　Ｌ・・・の同
一ビット番号に対応するバッファＢＦｂ、ＢＦｂ・・・
は出力端が共通接続された後に対応するアントゲ−）Ａ
Ｎｂの一方の入力端に接続されている。アンドゲートＡ
　Ｎ　ａ　。

ＡＮａ・・・の他方の入力端は共通接続された後にアン
トゲ−）ＡＮＩの出力端に接続され、アントゲ−）ＡＮ
ｂ、ＡＮｂ・・・の他方の入力端は共通接続された後に
オアゲートＯＲ１の出力端に接続されている。オアゲー
）ＯＲＩの一方の入力端にはオアゲー）ＯＲ２の出力信
号が反転された後に供給され、アントゲ−）ＡＮＩの一
方の入力端にはオアゲートＯＲ２の出力信号がそのまま
供給される。

オアゲートＯＲ２の両入力端にはＧＶ、０Ｍモード（後
述）において”１′となる信号が供給される。アンドゲ
ートＡＮＩおよびオアゲー）ＯＲＩの他方の入力端には
各々パルス信号Ｏ，、ｙ５．が供給される。このパルス
信号０．、Ｏｘは第４図に示すように互いに位相が反転
しているパルス信号であシ、その周期は共に１８６ｎＳ
となっている。この１８６ｎ８という時間は、１水平ラ
インに２５６ドツトヲ表示する際の１ビツト分の表示時
間である。

次に、２２はビットシフターであ、Ｄ、ＧＶモードの時
のみに動作し、カラーパスＣＢ２．ＣＢａ上のデータを
デコーダ２４のり。、Ｄｌ　ビットへ供給するとともに
、デコーダ２３，２４のＤ２゜Ｄｓビットヲ禁止状態に
する。このピットシ７り２２が動作していない時は、カ
ラーパスＣＢＯ〜ＣＢａ上のデータがデコーダ２３のり
。ＮＤ３ビットに供給され、カラーパスＣＢ４〜ＣＢ７
上のデータがデコーダ２４のＤ０〜Ｄ、ビットに供給さ
れる。デコーダ２３．２４は各々ＤｏＮＤ３ビットに供
給されるデータに基づいて、色データ出力部２０−１〜
２０−１６のいずれか１つを選択する選択信号を出力す
る。この場合、デコーダ２３の選択信号はバッファＢＦ
ｂ、ＢＦｂ・・・圧開信号として供給され、デコーダ２
４の選択信号はバッファＢＦａ、ＢＦａ・・・に開信号
として供給される。

したがって、デコーダ２３によって選択された色データ
出力部のレジスタＬ、　Ｌ・・・の各出力信号はア／ト
ゲ−）ＡＮｂ、ＡＮｂ・・・の一方の入力端に供給され
、また、デコーダ２４によって選択された色データ出力
部のレジスタＬ、　Ｌ・・・の各出力信号はアントゲ−
）　ＡＮ　ａ、　ＡＮ　ａ・・・の一方の入力端に供給
される。

次に、第１図に示す１６は、画像データ処理回路１０と
ＶＲＡＭ２との間においてデータの授受を行うＶＲＡＭ
インターフェイスであり、画像データ処理回路ｌＯから
出力されるＶＲＡＭアクセス要求信号ＲＱとハイスピー
ドリード信号Ｈ８Ｈに基づいて、ロウアドレスストロー
ブ信号ＲＡ　Ｓおよびカラムアドレス・ストローブ信号
ＣＡＳ　Ｏ。

ＣＡＳ　１’ｔＶＲＡＭ２へ適宜出力するようになって
いる。この場合、ＶＲＡＭインターフェイス１６は、信
号Ｈ８Ｒが供給されない時は、アクセス要求信号ＲＱが
供給されると、信号ＲＡＳを出力した後に信号ＣＡＳＯ
のみを出力し、信号Ｈ８Ｒが供給されている時は、信号
ＲＱが供給されると信号Ｒτｒを出力した後圧、信号Ｃ
ＡＳ　Ｏ，でて１を順次続けて出力する。

ここで、この実施例ｆおける静止画表示モードについて
説明する。

この実施例においては、静止画表示のモードが複数設定
されておシ、大別すると８×８または８×６画素程度の
パターンを適宜選択して表示するパターンモードと、画
面を構成する全ドツトを個々に色指定するドツトマツプ
モードとに分かれる。

そして、ドツトマツプモードには、ＧＮ、ＧＶ。

ＧＭの６種のモードがあシ、次に、各ドツトマツプモー
ドにおけるＶＲＡＭ２内ｐ静止画データと表示位置の対
応関係について説明する。

■　Ｇ！モードこのＧＰ／モードは第５図（イ）に示すように、２５６
Ｘ１９２ドツトの画面構成になっており、この画面を構
成する全ドツトのカラーコードが同図（ロ）に示す順序
でＶＲＡＭ２の静止画データエリア２ａに格納されてい
る。この場合のカラーコードは各々４ビツトで構成され
ており、静止画データエリア２＆の１アドレスに２個ず
つ格納されている。また、カラーコードが４ビツトであ
るから、―ドツトにつき１６色まで指定することができ
る。

■　ＧＶモードこのＧＶモードは第６図（イ）に示すように、５１２Ｘ
１９２ドツトの画面構成になっており、全ドツトのカラ
ーコードが同図０に示す順序で静止画データエリア２ａ
内に格納されている。この場合のカラーコードは２ビツ
トで構成されておシ、静止画データエリア２ａの１アド
レスに４個づつ格納されている。ＧＶモードにおいては
カラーコードのビット数が２であるから、１ドツトに対
し４色まで指定することができる。そして、とのＧＶモ
ードと前述した０ＭモードにおけるＶＲＡＭ２は、共に
１アドレスが８ピツトのダイナミックラムで構成されて
おシ、また、信号ＲＡＳが供給されるとロウアドレスを
ラッチ、信号ＣＡＳＯが供給されるとカラムアドレスを
ラッチする。すなわち、信号ＲＴＴ″とＣＡＳＯが供給
された時点でアクセスアドレスが確定する。

■　０Ｍモードこのモードは、第７図（イ）に示すように、５１２×１
９２ドツトの画面構成になっておシ、カラーコードは０
Ｍモードと同様に４ビツトで構成されている。そして、
このモードにおけるＶＲＡＭ２は、同図（ロ）に示すよ
うに２個のダイナミックラムＤＲＡＭＩ、ＤＲＡＭ２に
よって構成されておシ、表示面の全ドツトに対応するカ
ラーコードが、ＤＲＡＭＩ、２の各々に設けられている
静止画データエリア２ａ−１，２ａ−２内に図示の順に
格納されている。この場合、ＤＲＡＭＩ、２は共に同一
のアドレスに割当てられている。

次に、上述した構成によるこの実施例の動作を説明する
。

まず、ＧＮ、ＧＶモードにおける動作を説明する。これ
らのモードにおいて、１水千走査中に　ＶＲＡＭ２から
読み出す静止画データのビット数は、ＧＷモードでは（
４ビツト）Ｘ２５６＝１０２４ビツトとなＪ、ＧＶモー
ドでは（２ビツト）×５１２＝１０２４ビットとなる。

すなわち、どちらのモード４１０２４ビツト（１２８バ
イト）の読み出しが必要になる。この場合、１水平走査
において１２８バイト程度の静止画データの読み出しで
は、特に高速のアクセスは要求されないから、この実施
例では従来と同様のＶＲＡＭアクセスを行う。すなわち
、画像データ処理回路１０は水平カウンタ９と垂直カウ
ンタ１１の内容に基づいて、静止画の描画に必要なカラ
ーコードの番地を算出し、この番地圧対応するロウアド
レスとカラムアドレスを順次ＶＲＡＭ２へ出力し、また
、ＶＲＡＭインターフェイス１６がロウアドレスストロ
ーブ信号ＲＡＳとカラムアドレスストローブ信号へ罰と
を順次ＶＲＡＭ２へ出力する。これによって、ＶＲＡＭ
２のアクセスアドレスが確定し、表示に必要なカラーコ
ードがＶＲＡＭインターフェイス１６を介して画像デー
タ処理回路１０に供給される。第８図（（）、←）は上
述した場合においてＷインターフェイス１６から出力さ
れる信号ＲＡＳとＣＡＳＯとを示しておシ、この図に示
すように、ＶＲＡＭインターフェイス１６は画像データ
処理回路ｌＯからアクセス要求信号ＲＱが出力されると
、まず、信号ＲＡＳを出力し、次いで、所定時間経過後
に信号ＣＡＳＯを出力する。そして、ＶＲＡＭ２は信号
ＲＡＳの立下り時にロウアドレスをラッチし、信号ＣＡ
ＳＯの立下シ時にカラムアドレスをラッチし、また、信
号ＣＡＳＯの立下り時から所定時間経過後に、アクセス
されたアドレス内のカラーコード（ＧＰ／モードの場合
は２ドツト分、Ｇｖモードの場合は４ビツト分）を出力
する。次Ｋ、ＶＲＡＭインターフェイス１６は信路１０
が新たなアドレスデータを出力すると、上述と同様の動
作をくり返す。なお、この場合、アクセスするデータの
ロウアドレスが変化しない場合は、同図に破線で示すよ
うに、信号πτ１を出力したままにし、画像データ処理
回路１０から新たなカラムアドレスが出力される毎に、
信号６胚を出力するようにする。

そして、ＶＲＡＭ２から読み出された１バイトのデータ
は、まず、切換レジスタ１２内のレジスタ１２＆に一時
記憶され、その後に切換回路１２１）の作用により、上
位４ビツト、下位４ビツトの順で、カラーパスの下位４
ビツトｃＢｃｉ　Ｎｃｔｎａに供給される。

次に、カラーパレット１３の動作をＧｌｌ’モードとＧ
Ｖモードの場合に分けて説明する。

（イ）ＧＷモードの場合この場合はカラーパスＣＢＯ〜ＣＢａ上に順次乗せられ
るデータは１ドツト分のカラーコードであシ、を熱、こ
のカラーコードがデコーダ２３のＤ０〜Ｄ、ビットに供
給される。そして、デコーダ２３は供給されたカラーコ
ードに基づいて色データ出力部２０−１〜２０−１６の
いずれかを選択する選択信号を出力し、この結果、選択
された色データ出力部のレジスタＬ、　Ｌ、　Ｌ・・・
内のデー゛　タがバッファＢＦｂ、ＢＦｂ・・・を各々
介してアントゲ−）ＡＮｂ、ＡＮｂ・・・の一方の入力
端に供給される。一方、この０Ｍモードにおいては、オ
アデー）ＯＲ２の出力信号は′０″であるから、アンド
ゲートＡＮＩの出力信号は常に０″となシ、また、オア
デー）ＯＲＩの出力信号は常にＭｌｌｌとなる。したが
って、アンドゲートＡＮｂ、にｉ・・・はこのＧｌｌ／
モードにおいては常に開状態となっており、この結果、
バッファＢＦｂ、ＢＦｂ・・・を介してアンドゲートＡ
Ｎｂ、ＡＮｂ・・・の一方の入力端に供給されるカラー
コードＲＤ、ＧＤ、ＢＤは、各々オアデー）ＯＲ，ＯＲ
・・・を介してＤＡＣ１４に供給され、これによシ、表
示面にはＶＲＡＭ２から読み出されたカラーコードに対
応する色のドツトが表示される。また、この場合カラー
パレット１３に供給されるカラーコードは、パルス信号
グ、に同期して順次転送され、この結果、１水平ライン
には２５６ドツトの表示がなされる。

（０）ＧＶモードの場合この場合は、カラーパスＣＢＯ−ＣＢａ上に順次乗せら
れてくるデータは２ドツト分のカラーコードであり、ま
た、ビットシフタ２２０作用により、このカラーコード
の１ドツト分（ＣＢＯ。

ＣＢＩ）がデコーダ２３のり、、Ｄｌ　ビットに供給さ
れ、もう１ドツト分（ＣＢ２．ＣＢ３　）がデコーダ２
４のＤｏ　、ＤＩ　ビットに供給される。この結果、デ
コーダ２３．２４は各々供給されたカラーコード（２ビ
ツト）に基づいて、色データ出力部２０−１〜２０−１
６のいずれか（ただし、この場合は予め設定された４つ
のうちの一つ）を選択する選択信号を出力する。そして
、デコーダ２３によって選択された色データ出力部内の
カラーデータは？（ツファＢＦｂ、ＢＦｂ・・・を介し
てアンドゲートＡＮｂ、ＡＮｂ・・・の一方の入力端に
供給され、デコーダ２４によって選択された色データ出
力部内のカラーコードはバッファＢＦａ。

ＢＦａ・・・を介してアンドゲートＡ　Ｎ　ａ、　Ａ　
Ｎ　ａ・・・の一方の入力端に供給される。一方、この
ＧＶモードにおいては、オアゲートＯＲ２の出力信号が
１”となシ、この結果、パルス信号ｓ、、Ｏｘは各々オ
アゲートＯＲＩおよびアンドゲートＡＮＩを通過してア
ントゲ−）ＡＮｂ、ＡＮｂ・・・およびアントゲ−）　
ＡＮ　ａ、　ＡＮ　ａ・・・の他方の入力端に供給され
慝。したがって、アントゲ−）　ＡＮ　＊。

ＡＮ＆・・・およびアンドゲートＡＮｂｊ　ＡＮ′ｂ・
・・は交互に開状態となシ、この結果、デコーダ２３に
よって選択された色データ出力部とデコーダ２４によっ
て選択された色データ出力部内のカラーデータは、交互
にオアゲー）ＯＲ，ＯＲ・・・を介して出力される。こ
れによシ、オアゲートＯＲ，ＯＲ・・・を介して出力さ
れるカラーデータの周期はパルス信号９６．　（０，）
の麺となシ、これにより、１水平ラインに５１２ドツト
の表示がなされる。なお、カラーパレット１３に供給さ
れるカラーコードは、前述した（その場合と同様にパル
ス信号ｙ。

（り、）に同期して転送される。

次に、Ｇ■モードにおける動作を説明する。このモード
において、１水子走査中ＫＶＲＡＭ２から読み出す静止
画データのピット数は（４ビツト）の読み出しが必要に
なる。この場合、１水平ラインの表示に２５６バイト程
度の静止画データを読み出すにａ、ＶＲＡＭ２に対し極
めて高速のアクセスが要求される。そこで、この実施例
では以下に述べる処理によシ高速アクセスを実現してい
る。

まず、画像データ処理回路ｌＯはＶＲＡＭ２をアクセス
する際に、アクセス要求信号ＲＱとハイスピードリード
信号Ｈ８ＲとをＶＲＡＭインターフェイス１６へ出力す
るとともに、ロウアドレスデータｔＶＲＡＭ２へ供給す
る。次に、ＶＲＡＭインターフェイス１６が信号ＲＡＳ
′ｔ−出力すると（筒板、図（イ）→、ＶＲＡＭ２を構
成しているり、ＲＡＭ１．２が共に、ロウアドレスをラ
ッチする。そして、画像データ処理回路１０がカラムア
ドレスデータを出力し、ＶＲＡＭインターフェイス１６
が信号ＣＡＳＯを出力すると（第９図０））、この時点
でＤＲＡＭＩのアクセスアドレスが確定し、アクセスさ
れた番地内のカラーコードデータ（１バイト）がＶＲＡ
Ｍインターフェイス１６を介して画像データ処理回路１
０に供給される。次いで、ＶＲＡＭインターフェイス１
６は信号ＣＡＳＯを停止し、その直後に信号ＣＡＳ　１
　ｔ−出力する。この場合、画像データ処理回路１０は
ロウアドレスデータを変化させておらず、以前のデータ
をそのまま出力している。そして、信号ＣＡＳＩが出力
されると、ＤＲＡＭ２のアクセスアドレスが確定し、ア
クセスされた番地内のカラーコードデータ（１バイト）
が画像データ処理回路１ｏに供給される。この場合にア
クセスされるＤＲＡＭ２のアドレスは、画像データ処理
回路１００カラムアドレスデータが変化していないから
、前述のＤＲＡＭｌのアクセスアドレスと同じである。

次に、ＶＲＡＭインターフェイス１６は信号ＣＡＳ　１
゜百Ｉ】を順次停止し、その後に画像データ処理回路１
０が新たなアドレスデータを出力すると、上述の動作を
く・）返し行う。なお、アクセスするデータのロウアド
レスが変化しない場合は、ａｇ９図に破線で示すように
、信号瓦τＳ、Ｈ８Ｒを出力なカラムアドレスが出力さ
れる毎に、信号ＣＡＳＯ。

ＣＡＳｌを第９図（ロ）、ｆ今に示すタイミングで出力
するようにする。

そして、ＤＲＡＭＩから読み出されたカラーコード（２
ビツト分）が、切換レジスタ１２内のレジスタ１２＆に
一時記憶された後に、そのままカラーパスＣＢＯ−ＣＢ
７に出力され、次いで、ＤＲＡＭ２から読み出されたカ
ラーコードが、レジスタ１２＆に一時記憶された後にカ
ラーパスＣＢＯ〜ＣＢ７に出力される。次に、デコーダ
２３．２４は各々ＤＲＡＭＩからレジスタ１２ａを介し
て供給されたデータの下位４ビツトおよび上位４ビツト
に基づいて、色データ出力部２０−１〜２０−１６のい
ずれか１つを選択する選択信号を各々出力する。また、
０ＭモードにおけるオアゲートＯＲＩ、ＯＲ２とアント
ゲ−）ＡＮＩの各出力信号は前述したＧＶモードの場合
と同様忙なるから、デコーダ２３によって選択された色
データ出力部とデコーダ２４によって選択された色ダー
麿出”ｈ櫂内小−ｈ弓−４−々汁　亦百ｆ＋〒Ｉ−トＯ
Ｒ，ＯＲ・・・を介して出力され、この結果、１水平ラ
インに５１２ドツトの表示が行なわれる。

このように、上述した実施例によれば、カラーパレット
１３が出力するカラーデータのスピードを、供給される
カラーコードの２倍にすることができる。　゛〔発明の効果〕以上説明したようにこの発明によれば、予めカラーデー
タがセットされるカラーデータ出力部と、複数の入力チ
ャンネルに対応して各々設けられるとともに、前記各入
力チャンネルから供給されるカラーコードに基づいて前
記カラーデータ出力部のいずれか１つを選択する選択信
号を出力するデコーダと、前記各゛カラーデータ出力部
の各々の出力端に前記各入力チャンネルに対応して並列
に設けられるとともに、その入力チャンネルに対応する
デコーダが出力する前記選択信号を開信号とするゲート
手段と、前記ゲート手段を介して前記カラーデータ出力
部内から出力されるカラーデータを表示面上の１ドツト
表示タイミングに対応する切換パルス信号に基づいて順
次入力チャンネル別に切換えて出力する切換出力手段と
を具備し、前記各入力チャンネルの各々に同時にカラー
コードを供給するようにしたので、動作電流を増すこと
なくカラーデータの高速変換が行える利点が得られる。

したがって、集積化する際において回路面積を少さくす
ることができ、また、回路の発熱も押えることができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図、第３図は各々第１図に示す切換の表示モードＧ
ｌｌ／〜ＧＷにおける表示面のドツトとＶＲＡＭ２内の
カラーコードとの関係を示す図、第８図（イ）、（ロ）
は（Ｊ／、ＧＶモードにおける信号ＲＡＳとＣＡ３０の
波形を示す波形図、第９図（イ）〜に）は各々０Ｍモー
ドにおける信号酊τ１、面、ＣＡＳｌ、Ｈ８Ｈの波形を
示す波形図、第１０図はディスプレイコントローラを用
い九場合の一般的なディスプレイ装置の構成を示すブロ
ック図である。２０−１〜２０−１６・・・・・　色データ出力部（カ
ラーデータ出力’Ｍ）、２３，２４　・・・・・デコー
ダ、ＢＦａ、ＢＦａ・・・・・バッファ（ゲート手段）
、ＢＦｂｔ　ＢＦｂ・・・・・バッファ（ゲート手段）
、為。〆、・・・・・パルス信号（切換パルス）、ＡＮａ、Ａ
Ｎａ・・・・・アンドゲート（切換出力手段）、Ａ　Ｎ
　ｂ　、ＡＮｂ・・・・・アンドゲート（切換出力手段
）、ｏｕｌ、ｂｕ２・・・・・オアゲート（切換出力手
段）、ＡＮＩ、ＡＮＩ・・・・・アンドゲート（切換出
力手段）。出願人　株式会社　アスキー第６図第７ＹＭＣイ）　Ｃロン

Claims

【特許請求の範囲】

表示面のドツトの色を指定するカラーコードを予めメモ
リに記憶し、このカラーコードを表示面の走査に対応し
て順次読み出すとともに、読み出したカラーコード？、
３原色カラーデータに変換し、このカラーデータに基づ
いてカラー表示を行うようにしたディスプレイコントロ
ーラにおいて、予めカラーデータがセットされるカラー
データ出力部と、複数の入力チャンネルに対応して各々
設けられるとともに、前記各入力チャンネルから供給さ
れるカラーコードに基づいて前記カラーデータ出力部の
いずれか１つを選択する澤択信号を出力するデコーダと
、前記各カラーデータ出力部の各々の出力端に前記各入
力チャンネルに対応して並列に設けられるとともに、そ
の入力チャンネルに対応するデコーダが出力する前記選
択信号を開信号とするゲート手段と、前記ゲート手段を
介して箭記カラーデニタ出力部内から出力されるカラー
コードを表示面上の１ドツト表示タイミングに対応する
切換パルス信号に基づいて順次入力チャンネル別に切換
えて出力する切換出力手段とを具備し、前記各入力チャ
ンネルの各々に同時にカラーコードを供給することを特
徴とするディスプレイコントローラ。