JPH0793030B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0793030B2 JPH0793030B2 JP9141990A JP9141990A JPH0793030B2 JP H0793030 B2 JPH0793030 B2 JP H0793030B2 JP 9141990 A JP9141990 A JP 9141990A JP 9141990 A JP9141990 A JP 9141990A JP H0793030 B2 JPH0793030 B2 JP H0793030B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体メモリ装置に関し、特に、ヒューズ溶
断形の不揮発性半導体メモリ装置に関する。
断形の不揮発性半導体メモリ装置に関する。
（従来の技術） 第６図は、本発明者が特願昭63−204802号によって先に
提案したヒューズ溶断形不揮発性メモリ装置の一部を示
す。
提案したヒューズ溶断形不揮発性メモリ装置の一部を示
す。
第６図において、メモリセル１は、読出し専用のＮチャ
ンネルMOS型トランジスタ（以下、Ｎ−MOSと呼ぶ。）３
と、ヒューズ溶断用のＮ−MOS5と、電流溶断ヒューズ７
とを有する。そして、このようなメモリセル１が、チッ
プ上でマトリクス状に配置、形成されている。
ンネルMOS型トランジスタ（以下、Ｎ−MOSと呼ぶ。）３
と、ヒューズ溶断用のＮ−MOS5と、電流溶断ヒューズ７
とを有する。そして、このようなメモリセル１が、チッ
プ上でマトリクス状に配置、形成されている。
Ｎ−MOS3は、例えばチャネル幅が２μｍ、チャネル長が
２μｍ、ゲート電極膜厚が4000Å、ゲート酸化膜厚が20
0Åとして形成されている。それのゲート端子は読出し
ワード線９に接続されている。Ｎ−MOS3は、データの読
出し時に導通状態となり、データの読出しを行なう。
２μｍ、ゲート電極膜厚が4000Å、ゲート酸化膜厚が20
0Åとして形成されている。それのゲート端子は読出し
ワード線９に接続されている。Ｎ−MOS3は、データの読
出し時に導通状態となり、データの読出しを行なう。
Ｎ−MOS5は、例えばチャネル幅が７μｍ、チャネル長が
1.0μｍ、ゲート電極膜厚が4000Å、ゲート酸化膜厚が2
00Åで形成されており、それのゲート端子が書込みワー
ド線11に接続されている。Ｎ−MOS5は、データの書込み
時に導通状態となり、データの書込み時に動作する。
1.0μｍ、ゲート電極膜厚が4000Å、ゲート酸化膜厚が2
00Åで形成されており、それのゲート端子が書込みワー
ド線11に接続されている。Ｎ−MOS5は、データの書込み
時に導通状態となり、データの書込み時に動作する。
Ｎ−MOS5の特性は、そのドレイン電圧VDとドレイン電流
IDとの関係が、第７図に示される。第７図において、Ｎ
−MOS5は、ゲート電圧VGが電源電圧（5V程度）に印加さ
れた状態で、7V程度のドレイン電圧でセカンダリーブレ
ークダウンが生じる。即ち、スナップバック動作を行
う。このような状態にあっては、Ｎ−MOS5は、80mA程度
の大電流を流すことが可能となる。また、Ｎ−MOS5にお
いては、第７図からわかるように、ゲート端子を接地電
位としたときには、ドレイン耐圧が約15Vである。
IDとの関係が、第７図に示される。第７図において、Ｎ
−MOS5は、ゲート電圧VGが電源電圧（5V程度）に印加さ
れた状態で、7V程度のドレイン電圧でセカンダリーブレ
ークダウンが生じる。即ち、スナップバック動作を行
う。このような状態にあっては、Ｎ−MOS5は、80mA程度
の大電流を流すことが可能となる。また、Ｎ−MOS5にお
いては、第７図からわかるように、ゲート端子を接地電
位としたときには、ドレイン耐圧が約15Vである。
このようなＮ−MOS3とＮ−MOS5とを直接接続したもの
が、読出しデータ線13と、グランドに接続されたグラン
ド配線（接地配線）15との間に直列に接続されている。
これらのトランジスタ3,5の接続中点C1には、一端が書
込みデータ線17に接続されたヒューズ７の他端が接続さ
れている。
が、読出しデータ線13と、グランドに接続されたグラン
ド配線（接地配線）15との間に直列に接続されている。
これらのトランジスタ3,5の接続中点C1には、一端が書
込みデータ線17に接続されたヒューズ７の他端が接続さ
れている。
ヒューズ７は、上記トランジスタ3,5のゲート電極と同
一の厚さの4000Åの多結晶シリコンで形成されている。
ヒューズ７のくびれた溶断部7aは、幅0.8μｍ、長さが
２μｍとされ、さらに、接続中点C1と、書込みデータ線
（高圧側の電源線）17とのコンタクト部C2とがそれぞれ
２μｍ×２μｍに形成されている。したがって、メモリ
セル１は、そのサイズが140μm2（20μ×７μ）程度と
なり、その専有面積がかなり小型なものとなる。
一の厚さの4000Åの多結晶シリコンで形成されている。
ヒューズ７のくびれた溶断部7aは、幅0.8μｍ、長さが
２μｍとされ、さらに、接続中点C1と、書込みデータ線
（高圧側の電源線）17とのコンタクト部C2とがそれぞれ
２μｍ×２μｍに形成されている。したがって、メモリ
セル１は、そのサイズが140μm2（20μ×７μ）程度と
なり、その専有面積がかなり小型なものとなる。
ヒューズ７の一端が接続されている書込みデータ線17
は、その一端にパッド19が接続されている。このパッド
19には、ヒューズ７を溶断する際に、外部から溶断用の
電力が供給される。すなわち、パッド19に印加する電圧
（以下、溶断電圧と呼ぶ。）は、溶断しようとするヒュ
ーズ７につながったＮ−MOS5のみがセカンダリーブレー
クダウン状態となるようにしてある。即ち、ゲート電圧
が接地電位とされた非溶断対象としてのヒューズ７につ
ながるＮ−MOS5のドレイン耐圧よりも低いが、ゲート電
圧が電源電圧とされた溶断対象としてのヒューズ７につ
ながるＮ−MOS5のセカンダリーブレークダウン電圧より
も高い値に、上記パッド19への印加電圧を設定する。
は、その一端にパッド19が接続されている。このパッド
19には、ヒューズ７を溶断する際に、外部から溶断用の
電力が供給される。すなわち、パッド19に印加する電圧
（以下、溶断電圧と呼ぶ。）は、溶断しようとするヒュ
ーズ７につながったＮ−MOS5のみがセカンダリーブレー
クダウン状態となるようにしてある。即ち、ゲート電圧
が接地電位とされた非溶断対象としてのヒューズ７につ
ながるＮ−MOS5のドレイン耐圧よりも低いが、ゲート電
圧が電源電圧とされた溶断対象としてのヒューズ７につ
ながるＮ−MOS5のセカンダリーブレークダウン電圧より
も高い値に、上記パッド19への印加電圧を設定する。
また、書込みデータ線17と、グランドとの間に、プログ
ラム信号▲▼によりオン、オフが制御されるＮ−
MOS20が接続されている。このＮ−MOS20は、データの書
込み時にはローレベルのプログラム信号により非導通状
態となる。一方、データの読出し時には、ハイレベルの
プログラム信号により導通状態となり、書込みデータ線
17を接地電位とする。
ラム信号▲▼によりオン、オフが制御されるＮ−
MOS20が接続されている。このＮ−MOS20は、データの書
込み時にはローレベルのプログラム信号により非導通状
態となる。一方、データの読出し時には、ハイレベルの
プログラム信号により導通状態となり、書込みデータ線
17を接地電位とする。
書込みデータ線17及びこのデータ線と平行して配置され
ているグランド配線（低圧側の電源線）15は、金属で形
成されている。一方、読出しデータ線13は、多結晶シリ
コン、ｎ型あるいはｐ型の拡散層、高融点金属シリサイ
ド、書込みデータ線17や配線15とは異なる層として２層
構造にした金属、あるいはこれらを複合したものとして
形成されている。
ているグランド配線（低圧側の電源線）15は、金属で形
成されている。一方、読出しデータ線13は、多結晶シリ
コン、ｎ型あるいはｐ型の拡散層、高融点金属シリサイ
ド、書込みデータ線17や配線15とは異なる層として２層
構造にした金属、あるいはこれらを複合したものとして
形成されている。
次に、このように構成されたメモリセル１におけるデー
タの書込み動作及び読出し動作について説明する。
タの書込み動作及び読出し動作について説明する。
まず、データの書込み動作、すなわちヒューズ７を溶断
する場合には、プログラム信号▲▼がローレベル
状態となり、Ｎ−MOS21が非導通状態となる。さらに、
溶断されるヒューズ７が接続された書込みデータ線17の
パッド19に、溶断電圧が印加される。次に、溶断される
ヒューズ７を含むメモリセル１に接続されている書込み
ワード線11に電源電圧（5V程度）が印加される。
する場合には、プログラム信号▲▼がローレベル
状態となり、Ｎ−MOS21が非導通状態となる。さらに、
溶断されるヒューズ７が接続された書込みデータ線17の
パッド19に、溶断電圧が印加される。次に、溶断される
ヒューズ７を含むメモリセル１に接続されている書込み
ワード線11に電源電圧（5V程度）が印加される。
これにより、溶断対象としてのヒューズ７を含むメモリ
セル１のＮ−MOS5は、セカンダリーブレークダウン状態
となる。これにより、パッド19→書込みデータ線17→溶
断対象ヒューズ７→Ｎ−MOS5→グランド配線15→グラン
ドの経路で大電流が流れる。これにより、対象とするヒ
ューズ７は溶断される。これにより、選択されたメモリ
セル１の直列接続中点C1と書込みデータ線17は非接続状
態となり、書込み動作が行なわれる。
セル１のＮ−MOS5は、セカンダリーブレークダウン状態
となる。これにより、パッド19→書込みデータ線17→溶
断対象ヒューズ７→Ｎ−MOS5→グランド配線15→グラン
ドの経路で大電流が流れる。これにより、対象とするヒ
ューズ７は溶断される。これにより、選択されたメモリ
セル１の直列接続中点C1と書込みデータ線17は非接続状
態となり、書込み動作が行なわれる。
次に、読出し動作について説明する。
まず、プログラム信号▲▼をハイレベル状態とし
て、Ｎ−MOS20を導通状態とする。さらに、データを読
出そうとするメモリセル１に接続されている読出しワー
ド線９をハイレベル状態として、Ｎ−MOS3を導通状態と
する。このようにして選択されたメモリセル１のヒュー
ズが溶断されていない場合には、導通状態のＮ−MOS3に
接続されている読出しデータ線13はローレベル状態とな
る。これにより、選択されたメモリセル１からローレベ
ルのデータが読出される。
て、Ｎ−MOS20を導通状態とする。さらに、データを読
出そうとするメモリセル１に接続されている読出しワー
ド線９をハイレベル状態として、Ｎ−MOS3を導通状態と
する。このようにして選択されたメモリセル１のヒュー
ズが溶断されていない場合には、導通状態のＮ−MOS3に
接続されている読出しデータ線13はローレベル状態とな
る。これにより、選択されたメモリセル１からローレベ
ルのデータが読出される。
一方、選択されたメモリセル１のヒューズが溶断されて
いる場合には、読出しデータ線13は、読出し動作が行な
われる前のハイレベル状態に保持されたままとなる。こ
れにより、選択されたメモリセル１からハイレベルのデ
ータが読出されることになる。
いる場合には、読出しデータ線13は、読出し動作が行な
われる前のハイレベル状態に保持されたままとなる。こ
れにより、選択されたメモリセル１からハイレベルのデ
ータが読出されることになる。
このように、第６図に示したメモリセル１にあっては、
ヒューズ７を溶断するトランジスタをMOS型として、ヒ
ューズ７の溶断時にこのトランジスタをセカンダリーブ
レークダウン状態にするようにしたので、短いチャネル
幅で大電流を得ることが可能となる。これにより、ヒュ
ーズ溶断用トランジスタを小型化して、少ない専有面積
でメモリセル１を構成できる。
ヒューズ７を溶断するトランジスタをMOS型として、ヒ
ューズ７の溶断時にこのトランジスタをセカンダリーブ
レークダウン状態にするようにしたので、短いチャネル
幅で大電流を得ることが可能となる。これにより、ヒュ
ーズ溶断用トランジスタを小型化して、少ない専有面積
でメモリセル１を構成できる。
また、ヒューズ７を大電流により溶断できるため、溶断
時間が短くなり、例えば2Kビット程度のメモリセルに0.
1秒程度で書込みを行なうことが可能となる。
時間が短くなり、例えば2Kビット程度のメモリセルに0.
1秒程度で書込みを行なうことが可能となる。
さらに、このような書込み動作は、ウェハ段階でのプロ
セスが終了して、メモリセルの電気的特性検査が行なわ
れる時に、書込みを行なうための専有の設備を用いるこ
となく、同時に行なうことができる。
セスが終了して、メモリセルの電気的特性検査が行なわ
れる時に、書込みを行なうための専有の設備を用いるこ
となく、同時に行なうことができる。
したがって、このようなメモリセル１は、マスクROMに
おける冗長構成において、予備のセルとして極めて好適
なメモリセルとなる。この結果、このようなメモリセル
を予備セルとして用いることにより、マスクROMの不良
チップ救済を実用化することができるようになる。
おける冗長構成において、予備のセルとして極めて好適
なメモリセルとなる。この結果、このようなメモリセル
を予備セルとして用いることにより、マスクROMの不良
チップ救済を実用化することができるようになる。
（発明が解決しようとする課題） 上述のヒューズ７の溶断は、数10mA以上のヒューズ溶断
電流Ifにより短時間で行われる。ヒューズ７の溶断の前
後における電流値の変化は著しい。このため、例えば第
8A図からわかるように、一対の電源線Eh,Elの電位が振
動する。つまり、一対の電源線にノイズが重畳される。
このノイズにより高電位側電源線の電位Ehだけでなく低
電位側電源線の電位（接地電位）Elも変動する。このよ
うな変動によって、本来電圧VEであるはずのものがVET1
のように大きくなり、回路が誤動作することも少なくな
い。特に、溶断用トランジスタ５としてMOSトランジス
タを用いた場合は、前記振動により高圧側の書込みデー
タ線19の電圧Ehがトランジスタ５のドレイン耐圧より高
くなったり、また逆に、低電圧のグランド配線15の電圧
Elがトランジスタ５のゲートに対してそのしきい値より
低くなったりすると、トランジスタ５が誤動作によりオ
ンし、そのトランジスタ５に接続されたヒューズ７が溶
断し、間違ったデータを書き込んでしまう。以上に述べ
たような現象はチップ内で起こる。このため、このよう
な現象が起きないようにチップ外の回路で対策を講じる
ことは非常に難しい。
電流Ifにより短時間で行われる。ヒューズ７の溶断の前
後における電流値の変化は著しい。このため、例えば第
8A図からわかるように、一対の電源線Eh,Elの電位が振
動する。つまり、一対の電源線にノイズが重畳される。
このノイズにより高電位側電源線の電位Ehだけでなく低
電位側電源線の電位（接地電位）Elも変動する。このよ
うな変動によって、本来電圧VEであるはずのものがVET1
のように大きくなり、回路が誤動作することも少なくな
い。特に、溶断用トランジスタ５としてMOSトランジス
タを用いた場合は、前記振動により高圧側の書込みデー
タ線19の電圧Ehがトランジスタ５のドレイン耐圧より高
くなったり、また逆に、低電圧のグランド配線15の電圧
Elがトランジスタ５のゲートに対してそのしきい値より
低くなったりすると、トランジスタ５が誤動作によりオ
ンし、そのトランジスタ５に接続されたヒューズ７が溶
断し、間違ったデータを書き込んでしまう。以上に述べ
たような現象はチップ内で起こる。このため、このよう
な現象が起きないようにチップ外の回路で対策を講じる
ことは非常に難しい。
本発明は、上記に鑑みてなされたもので、その目的は、
電流溶断ヒューズの溶断時に生じる高圧側及び低圧側の
電源電圧の変動を可及的に小さくして、誤書込みを防止
可能にした半導体メモリ装置を提供することにある。
電流溶断ヒューズの溶断時に生じる高圧側及び低圧側の
電源電圧の変動を可及的に小さくして、誤書込みを防止
可能にした半導体メモリ装置を提供することにある。
（課題を解決するための手段） 本発明の第１の半導体記録装置は、マトリクス状に配列
された複数のヒューズ溶断形不揮発性メモリセルを有
し、前記各メモリセルにおいては、読み出し用トランジ
スタの一端を読み出しデータ線に接続し、他端を電流溶
断ヒューズを介して書込みデータ線に接続し、前記トラ
ンジスタと前記ヒューズの接続中点を溶断用トランジス
タを介してグランド配線によってグランドに接続し、前
記メモリセルのうちのロー方向に並ぶものの前記書込み
データ線同士及びグランド配線同士を共通に接続した半
導体メモリ装置において、前記書込みデータ線と前記グ
ランド配線との間に、前記ヒューズの溶断時に前記書込
みデータ線と前記グランド配線との間の電位差の拡大を
抑制するノイズ吸収素子を接続したものとして構成され
る。
された複数のヒューズ溶断形不揮発性メモリセルを有
し、前記各メモリセルにおいては、読み出し用トランジ
スタの一端を読み出しデータ線に接続し、他端を電流溶
断ヒューズを介して書込みデータ線に接続し、前記トラ
ンジスタと前記ヒューズの接続中点を溶断用トランジス
タを介してグランド配線によってグランドに接続し、前
記メモリセルのうちのロー方向に並ぶものの前記書込み
データ線同士及びグランド配線同士を共通に接続した半
導体メモリ装置において、前記書込みデータ線と前記グ
ランド配線との間に、前記ヒューズの溶断時に前記書込
みデータ線と前記グランド配線との間の電位差の拡大を
抑制するノイズ吸収素子を接続したものとして構成され
る。
本発明の第２の半導体記憶装置は、前記第１の半導体記
憶装置において、前記ノイズ吸収素子は、前記書込みデ
ータ線と前記グランド配線との間に常時所定の電流を流
す抵抗素子であるものとして構成される。
憶装置において、前記ノイズ吸収素子は、前記書込みデ
ータ線と前記グランド配線との間に常時所定の電流を流
す抵抗素子であるものとして構成される。
本発明の第３の半導体記憶装置は、前記第１の半導体装
置において、前記ノイズ吸収素子は、第１導電型層の表
面において所定間隔をおいて第２導電型層と高濃度第１
導電型層とを対向させたものであり、前記ヒューズの溶
断に伴って、前記書込みデータ線の電位が前記グランド
配線の電位に対して相対的に所定値以上になったときに
導通するものとして構成される。
置において、前記ノイズ吸収素子は、第１導電型層の表
面において所定間隔をおいて第２導電型層と高濃度第１
導電型層とを対向させたものであり、前記ヒューズの溶
断に伴って、前記書込みデータ線の電位が前記グランド
配線の電位に対して相対的に所定値以上になったときに
導通するものとして構成される。
本発明の第４の半導体記憶装置は、前記第１の半導体装
置において、前記ノイズ吸収素子は、第１導電型層の表
面において所定間隔をおいて一対の第２導電型層を対向
させたものであり、前記ヒューズの溶断に伴って、前記
書込みデータ線の電位が前記グランド配線の電位に対し
て相対的に所定値以上になったときに導通するものとし
て構成される。
置において、前記ノイズ吸収素子は、第１導電型層の表
面において所定間隔をおいて一対の第２導電型層を対向
させたものであり、前記ヒューズの溶断に伴って、前記
書込みデータ線の電位が前記グランド配線の電位に対し
て相対的に所定値以上になったときに導通するものとし
て構成される。
本発明の第５の半導体記憶装置は、前記第１の半導体記
憶装置において、前記ノイズ吸収素子は、任意数のダイ
オードを順方向に接続したものであるものとして構成さ
れる。
憶装置において、前記ノイズ吸収素子は、任意数のダイ
オードを順方向に接続したものであるものとして構成さ
れる。
（作 用） 各セルに共通の書込みデータ線と同じく共通のグランド
配線との間に接続されたノイズ吸収素子が、ヒューズ溶
断時にそれらの一対の線間の電位差が大きくなるのを抑
制する。そのノイズ吸収素子として抵抗素子を用いた場
合には、それら一対の線間に常時ある程度の電流が流
れ、ヒューズ溶断の前後におけるそれらの線間に流れる
電流の変化率が小さく抑えられる。また、そのノイズ吸
収素子として、それら一対の線間における電位差が所定
値より大きくなったときに導通する素子を用いることも
できる。さらに、そのノイズ吸収素子として任意数のダ
イオードを順方向に接続したものを用いることもでき
る。この場合には、用いるダイオードの数によって上記
一対の線間の電位差の上限が決められる。
配線との間に接続されたノイズ吸収素子が、ヒューズ溶
断時にそれらの一対の線間の電位差が大きくなるのを抑
制する。そのノイズ吸収素子として抵抗素子を用いた場
合には、それら一対の線間に常時ある程度の電流が流
れ、ヒューズ溶断の前後におけるそれらの線間に流れる
電流の変化率が小さく抑えられる。また、そのノイズ吸
収素子として、それら一対の線間における電位差が所定
値より大きくなったときに導通する素子を用いることも
できる。さらに、そのノイズ吸収素子として任意数のダ
イオードを順方向に接続したものを用いることもでき
る。この場合には、用いるダイオードの数によって上記
一対の線間の電位差の上限が決められる。
（実施例） 第１図は、本発明の一実施例における一部を示し、第６
図に対応するものである。第１図において、第６図と同
等の部分には同一の符号を付している。この第１図が第
６図と異なる点は、書込みデータ線17とグランド配線15
との間にノイズ吸収素子21を接続し、この素子21によっ
てヒューズ溶断時に高圧側及び低圧側の電源線19,15の
電位にノイズが重畳するのを防止している。これ以外の
構成は、第６図のものと同じである。
図に対応するものである。第１図において、第６図と同
等の部分には同一の符号を付している。この第１図が第
６図と異なる点は、書込みデータ線17とグランド配線15
との間にノイズ吸収素子21を接続し、この素子21によっ
てヒューズ溶断時に高圧側及び低圧側の電源線19,15の
電位にノイズが重畳するのを防止している。これ以外の
構成は、第６図のものと同じである。
このような素子21を用いることにより、第8B図に示すよ
うに、ヒューズ溶断時t0における一対の電源線間の電位
差VET2を小さなものに抑えることができる。これによ
り、非選択セルにおける溶断トランジスタのブレークダ
ウンやグランド電位がしきい値Vtよりも低下することに
よるそのトランジスタのオンを防ぐことができる。
うに、ヒューズ溶断時t0における一対の電源線間の電位
差VET2を小さなものに抑えることができる。これによ
り、非選択セルにおける溶断トランジスタのブレークダ
ウンやグランド電位がしきい値Vtよりも低下することに
よるそのトランジスタのオンを防ぐことができる。
上記ノイズ吸収素子21としては、各種タイプのものを用
いることができる。
いることができる。
第１のタイプのものは、抵抗素子形として構成され、２
つの電源線19,15間に常時比較的大きな電流を流してお
くものである。これにより、ヒューズ７溶断の前後にお
ける２つの電源線間に流れる電流値の変化は小さなもの
に抑えられる。例えば、常時、ノイズ吸収素子21に“10
0"の電流を流しておく。ヒューズ７には“30"の電流が
流れるとする。これにより、ヒューズ溶断直前には合計
“130"の電流が流れ、溶断直後には“100"の電流が流れ
る。つまり、電流変化率は100/130となる。これに対
し、ノイズ吸収素子21を全く用いない場合の電流変化率
は、0/30（＝1/∞）となる。
つの電源線19,15間に常時比較的大きな電流を流してお
くものである。これにより、ヒューズ７溶断の前後にお
ける２つの電源線間に流れる電流値の変化は小さなもの
に抑えられる。例えば、常時、ノイズ吸収素子21に“10
0"の電流を流しておく。ヒューズ７には“30"の電流が
流れるとする。これにより、ヒューズ溶断直前には合計
“130"の電流が流れ、溶断直後には“100"の電流が流れ
る。つまり、電流変化率は100/130となる。これに対
し、ノイズ吸収素子21を全く用いない場合の電流変化率
は、0/30（＝1/∞）となる。
第２のタイプのものは、高圧側及び低圧側の電源線17,1
5間の電位差が一定値以上になったときに導通して、そ
の電位差が前記ドレイン耐圧V1を越えないようにすると
共に低圧側の電源線15の電位が前記しきい値Vtよりも低
下しないようにするものである。
5間の電位差が一定値以上になったときに導通して、そ
の電位差が前記ドレイン耐圧V1を越えないようにすると
共に低圧側の電源線15の電位が前記しきい値Vtよりも低
下しないようにするものである。
上記ノイズ吸収素子21としては、各種構造のものを用い
ることができる。即ち、第１のタイプのものとしては例
えば第２図に示すものを用いることができ、第２のタイ
プのものとしては例えば第３、４、５図に示すものを用
いることができる。
ることができる。即ち、第１のタイプのものとしては例
えば第２図に示すものを用いることができ、第２のタイ
プのものとしては例えば第３、４、５図に示すものを用
いることができる。
第２図は、ノイズ吸収素子21を抵抗素子形に構成した例
を示す。この素子21は、高圧側の電源線17に接続される
Al配線31と、低圧側の電源線15に接続されるAl配線32と
を有する。これらの配線31,32はそれぞれコンタクト31
a,32aを介して、拡散層34に接続されている。
を示す。この素子21は、高圧側の電源線17に接続される
Al配線31と、低圧側の電源線15に接続されるAl配線32と
を有する。これらの配線31,32はそれぞれコンタクト31
a,32aを介して、拡散層34に接続されている。
第2A図は、第２図のII A−II A線断面図である。この第
2A図でわかるように、第２図の素子は、ｐ型半導体基板
30の表面に、フィールド絶縁膜35,35を挟んでｎ型拡散
層34を形成し、その層34の両端に層間絶縁膜36を介して
Al配線31,32をコンタクトさせることにより構成され
る。
2A図でわかるように、第２図の素子は、ｐ型半導体基板
30の表面に、フィールド絶縁膜35,35を挟んでｎ型拡散
層34を形成し、その層34の両端に層間絶縁膜36を介して
Al配線31,32をコンタクトさせることにより構成され
る。
このような素子21を用いれば、上記したように、ヒュー
ズ７の溶断に拘らず、電源線17,15間の電圧を印加して
いる限り、その素子21に電流が流れ、電源線17,15間の
電圧が安定させられる。
ズ７の溶断に拘らず、電源線17,15間の電圧を印加して
いる限り、その素子21に電流が流れ、電源線17,15間の
電圧が安定させられる。
上記拡散層34の代わりに、ポリシリコン又はシリサイド
を用いることもできる。第2B図は、その一例を示す。こ
の素子は、ｐ型半導体基板30上にフィールド酸化膜35を
介してポリシリコン（又はシリサイド）37を形成したも
のである。
を用いることもできる。第2B図は、その一例を示す。こ
の素子は、ｐ型半導体基板30上にフィールド酸化膜35を
介してポリシリコン（又はシリサイド）37を形成したも
のである。
第３図は、ノイズ吸収素子21の第２のタイプの１例を示
す。この例においては、高圧側のAl配線31をコンタクト
31aによりｎ型拡散層34に接続し、低圧側のAl配線32を
コンタクト32aによりＰ型の基板30のｐ型拡散層42に接
続している。拡散層34,42をくし形として、大電流を流
し得るようにしている。
す。この例においては、高圧側のAl配線31をコンタクト
31aによりｎ型拡散層34に接続し、低圧側のAl配線32を
コンタクト32aによりＰ型の基板30のｐ型拡散層42に接
続している。拡散層34,42をくし形として、大電流を流
し得るようにしている。
第３図のIII A−III A線断面及びIII B−III B線断面
は、第3A図及び第3B図にそれぞれ示される。第3A図及び
第3B図からわかるように、第３図の素子は、ｐ型半導体
基板30の表面にフィールド絶縁膜35を挟んでｎ型拡散層
34及びｐ型拡散層42を形成し、それらの層34,42に層間
絶縁膜37を介してAl配線31,32でコンタクトをとってい
る。
は、第3A図及び第3B図にそれぞれ示される。第3A図及び
第3B図からわかるように、第３図の素子は、ｐ型半導体
基板30の表面にフィールド絶縁膜35を挟んでｎ型拡散層
34及びｐ型拡散層42を形成し、それらの層34,42に層間
絶縁膜37を介してAl配線31,32でコンタクトをとってい
る。
上記構成のノイズ吸収素子21においては、高圧側の電源
線17にｎ型拡散層34が接続されている。このため、この
拡散層34に基板30との接合耐圧以上の電圧が加わったと
きには、ブレークダウンを生じさせて電圧を下げること
ができる。
線17にｎ型拡散層34が接続されている。このため、この
拡散層34に基板30との接合耐圧以上の電圧が加わったと
きには、ブレークダウンを生じさせて電圧を下げること
ができる。
第４図は、ノイズ吸収素子21の第２のタイプの異なる例
を示す。この第４図の素子21が、第３図の素子21と異な
る点は、低圧側の電源線15に接続される拡散層51もｎ型
とした点にある。さらに、第４図においては、くし歯状
に対向する２つの拡散層41,51が共にｎ型であることか
ら大きな電流が流れるおそれがある。これを防ぐため、
第４図においては、Al配線32とｎ型拡散層51との間に電
流制限用の抵抗体を形成している。即ち、ｎ型拡散層51
とAl配線32との間に抵抗体としての拡散層54を形成して
いる。その拡散層54の一端とｎ型拡散層51とをAl配線53
の一対のコンタクト53a,53aによって接続している。さ
らに、この拡散層54の他端とAl配線32とをコンタクト32
aによって接続している。この拡散層54に代えて、ポリ
シリコン又はシリサイドの抵抗体を用いることもでき
る。第４図のIV A−IV A線断面図は第4A図に示される。
を示す。この第４図の素子21が、第３図の素子21と異な
る点は、低圧側の電源線15に接続される拡散層51もｎ型
とした点にある。さらに、第４図においては、くし歯状
に対向する２つの拡散層41,51が共にｎ型であることか
ら大きな電流が流れるおそれがある。これを防ぐため、
第４図においては、Al配線32とｎ型拡散層51との間に電
流制限用の抵抗体を形成している。即ち、ｎ型拡散層51
とAl配線32との間に抵抗体としての拡散層54を形成して
いる。その拡散層54の一端とｎ型拡散層51とをAl配線53
の一対のコンタクト53a,53aによって接続している。さ
らに、この拡散層54の他端とAl配線32とをコンタクト32
aによって接続している。この拡散層54に代えて、ポリ
シリコン又はシリサイドの抵抗体を用いることもでき
る。第４図のIV A−IV A線断面図は第4A図に示される。
上記第４図のノイズ吸収素子21においても、ｎ型拡散層
41と基板30との間に接合耐圧以上の電圧がかかると、第
３図の素子21と同様に、ブレークダウンにより電圧を下
げることができる。
41と基板30との間に接合耐圧以上の電圧がかかると、第
３図の素子21と同様に、ブレークダウンにより電圧を下
げることができる。
上記第４図の拡散層54を、第２図の拡散層34と同様に、
第2B図に示すようなポリシリコン又はシリサイドによる
ものとすることもできる。
第2B図に示すようなポリシリコン又はシリサイドによる
ものとすることもできる。
第５図は、ノイズ吸収素子21の第２のタイプの他の例を
示す。この例においては、高圧側の電源線17に接続され
るAl配線31と、低圧側の電源線15に接続されるAl配線32
との間に、複数のダイオード61,61,…を順方向に直列接
続した形に形成している。即ち、各ダイオード61は、互
いに接した状態に形成されたｐ型拡散層62とｎ型拡散層
63とにより構成されている。ダイオード61として、金属
−半導体接合ダイオードを用いることもできる。隣り合
うダイオード61同士においては、一方のダイオードのｎ
型拡散層63と他方のダイオードのｐ型拡散層62とをAl配
線64のコンタクト64a,64aによって接続している。そし
て、最上流側のダイオード61のｐ型拡散層62はAl配線31
に接続され、最上流側のダイオード61のｎ型拡散層63は
Al配線32に接続されている。第５図のV A−V A線断面図
は第5A図に示される。
示す。この例においては、高圧側の電源線17に接続され
るAl配線31と、低圧側の電源線15に接続されるAl配線32
との間に、複数のダイオード61,61,…を順方向に直列接
続した形に形成している。即ち、各ダイオード61は、互
いに接した状態に形成されたｐ型拡散層62とｎ型拡散層
63とにより構成されている。ダイオード61として、金属
−半導体接合ダイオードを用いることもできる。隣り合
うダイオード61同士においては、一方のダイオードのｎ
型拡散層63と他方のダイオードのｐ型拡散層62とをAl配
線64のコンタクト64a,64aによって接続している。そし
て、最上流側のダイオード61のｐ型拡散層62はAl配線31
に接続され、最上流側のダイオード61のｎ型拡散層63は
Al配線32に接続されている。第５図のV A−V A線断面図
は第5A図に示される。
上記構成のノイズ吸収素子21においては、ダイオード6
1,61,…の電圧降下によって、一対の電源線17,15間の電
位の安定化を図ることができる。ダイオード31の接続数
を変えることにより、電流の流れはじめる電圧を変える
こともできる。
1,61,…の電圧降下によって、一対の電源線17,15間の電
位の安定化を図ることができる。ダイオード31の接続数
を変えることにより、電流の流れはじめる電圧を変える
こともできる。
以上に説明した各図において、同等の部材には互いに同
一の符号を付している。
一の符号を付している。
また、以上に説明したMOSトランジスタに代えて、その
他のMISトランジスタを用いることもできる。
他のMISトランジスタを用いることもできる。
本発明によれば、ヒューズ溶断の前後においても、各セ
ルの共通の書込みデータ線とグランド配線との間の相対
的な電位差が所定の値よりも拡大するのを防止でき、こ
れにより非選択セルにおける溶断用トランジスタが誤っ
て導通してそのトランジスタに接続されたヒューズが溶
断されるのを防ぐことができる。
ルの共通の書込みデータ線とグランド配線との間の相対
的な電位差が所定の値よりも拡大するのを防止でき、こ
れにより非選択セルにおける溶断用トランジスタが誤っ
て導通してそのトランジスタに接続されたヒューズが溶
断されるのを防ぐことができる。
第１図は本発明の一実施例の要部を示す回路図、第2,3,
4,5図はそのノイズ吸収素子のそれぞれ異なる具体例を
示す図、第2A図は第２図のII A−II A線断面図、第2B図
は第2A図の異種構造例の断面図、第3A図及び第3B図はそ
れぞれ第３図のIII A−III A線及びIII B−III B線断面
図、第4A図は第４図のIV A−IV A線断面図、第5A図は第
５図のV A−V A栓断面図、第６図は背景技術を示す回路
図、第７図は溶断用トランジスタの特性図、第８図はヒ
ューズ溶断時の電源線の電位変動を示す波形図、及び本
実施例の動作例を示す波形図である。 １……メモリセル、３……Ｎ−MOS、５……Ｎ−MOS、９
……読出しワード線、11……書込みワード線、13……読
出しデータ線、15……グランド配線、17……書込みデー
タ線、19……パッド、20……Ｎ−MOS、21……ノイズ吸
収素子。
4,5図はそのノイズ吸収素子のそれぞれ異なる具体例を
示す図、第2A図は第２図のII A−II A線断面図、第2B図
は第2A図の異種構造例の断面図、第3A図及び第3B図はそ
れぞれ第３図のIII A−III A線及びIII B−III B線断面
図、第4A図は第４図のIV A−IV A線断面図、第5A図は第
５図のV A−V A栓断面図、第６図は背景技術を示す回路
図、第７図は溶断用トランジスタの特性図、第８図はヒ
ューズ溶断時の電源線の電位変動を示す波形図、及び本
実施例の動作例を示す波形図である。 １……メモリセル、３……Ｎ−MOS、５……Ｎ−MOS、９
……読出しワード線、11……書込みワード線、13……読
出しデータ線、15……グランド配線、17……書込みデー
タ線、19……パッド、20……Ｎ−MOS、21……ノイズ吸
収素子。
Claims (5)
- 【請求項１】マトリクス状に配列された複数のヒューズ
溶断形不揮発性メモリセルを有し、前記各メモリセルに
おいては、読み出し用トランジスタの一端を読み出しデ
ータ線に接続し、他端を電流溶断ヒューズを介して書込
みデータ線に接続し、前記トランジスタと前記ヒューズ
の接続中点を溶断用トランジスタを介してグランド配線
によってグランドに接続し、前記メモリセルのうちのロ
ー方向に並ぶものの前記書込みデータ線同士及びグラン
ド配線同士を共通に接続した半導体メモリ装置におい
て、 前記書込みデータ線と前記グランド配線との間に、前記
ヒューズの溶断時に前記書込みデータ線と前記グランド
配線との間の電位差の拡大を抑制するノイズ吸収素子を
接続したことを特徴とする、半導体メモリ装置。 - 【請求項２】前記ノイズ吸収素子は、前記書込みデータ
線と前記グランド配線との間に常時所定の電流を流す抵
抗素子であることを特徴とする、請求項１記載の装置。 - 【請求項３】前記ノイズ吸収素子は、第１導電型層の表
面において所定間隔をおいて第２導電型層と高濃度第１
導電型層とを対向させたものであり、前記ヒューズの溶
断に伴って、前記書込みデータ線の電位が前記グランド
配線の電位に対して相対的に所定値以上になったときに
導通するものであることを特徴とする、請求項１記載の
装置。 - 【請求項４】前記ノイズ吸収素子は、第１導電型層の表
面において所定間隔をおいて一対の第２導電型層を対向
させたものであり、前記ヒューズの溶断に伴って、前記
書込みデータ線の電位が前記グランド配線の電位に対し
て相対的に所定値以上になったときに導通するものであ
ることを特徴とする、請求項１記載の装置。 - 【請求項５】前記ノイズ吸収素子は、任意数のダイオー
ドを順方向に接続したものであることを特徴とする、請
求項１記載の装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141990A JPH0793030B2 (ja) | 1990-04-06 | 1990-04-06 | 半導体メモリ装置 |
| KR1019910005428A KR940010841B1 (ko) | 1990-04-06 | 1991-04-04 | 반도체 메모리장치 |
| US07/778,064 US5172337A (en) | 1990-04-06 | 1991-04-06 | Semiconductor memory device |
| PCT/JP1991/000459 WO1993017435A1 (fr) | 1990-04-06 | 1991-04-06 | Memoire a semi-conducteur |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141990A JPH0793030B2 (ja) | 1990-04-06 | 1990-04-06 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03290900A JPH03290900A (ja) | 1991-12-20 |
| JPH0793030B2 true JPH0793030B2 (ja) | 1995-10-09 |
Family
ID=14025851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9141990A Expired - Lifetime JPH0793030B2 (ja) | 1990-04-06 | 1990-04-06 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5172337A (ja) |
| JP (1) | JPH0793030B2 (ja) |
| KR (1) | KR940010841B1 (ja) |
| WO (1) | WO1993017435A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677888A (en) * | 1995-06-06 | 1997-10-14 | Integrated Device Technology, Inc. | Redundancy circuit for programmable integrated circuits |
| US6188239B1 (en) * | 1996-08-12 | 2001-02-13 | Micron Technology, Inc. | Semiconductor programmable test arrangement such as an antifuse to ID circuit having common access switches and/or common programming switches |
| US6141245A (en) * | 1999-04-30 | 2000-10-31 | International Business Machines Corporation | Impedance control using fuses |
| TWI235456B (en) * | 2001-11-06 | 2005-07-01 | Yamaha Corp | Semiconductor device having fuse and its manufacture method |
| US7173851B1 (en) * | 2005-10-18 | 2007-02-06 | Kilopass Technology, Inc. | 3.5 transistor non-volatile memory cell using gate breakdown phenomena |
| JP4921985B2 (ja) * | 2007-01-09 | 2012-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US20080232150A1 (en) * | 2007-03-22 | 2008-09-25 | Roger Allen Booth | Method and Structure for Implementing a Reprogrammable ROM |
| US20080232152A1 (en) * | 2007-03-22 | 2008-09-25 | International Business Machines Corporation | Method and Structure for Implementing a Reprogrammable ROM |
| WO2012141118A1 (ja) * | 2011-04-13 | 2012-10-18 | ルネサスエレクトロニクス株式会社 | フューズ素子を備える半導体装置 |
| US20140268983A1 (en) * | 2013-03-15 | 2014-09-18 | GlobalFoundries, Inc. | Otprom array with leakage current cancelation for enhanced efuse sensing |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817039B2 (ja) * | 1988-08-19 | 1996-02-21 | 株式会社東芝 | 半導体メモリセル |
| US5065048A (en) * | 1988-09-19 | 1991-11-12 | Hitachi, Ltd. | Semiconductor logic circuit with noise suppression circuit |
| US5111075A (en) * | 1989-02-28 | 1992-05-05 | Vlsi Technology, Inc. | Reduced switching noise output buffer using diode for quick turn-off |
-
1990
- 1990-04-06 JP JP9141990A patent/JPH0793030B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-04 KR KR1019910005428A patent/KR940010841B1/ko not_active Expired - Lifetime
- 1991-04-06 US US07/778,064 patent/US5172337A/en not_active Expired - Lifetime
- 1991-04-06 WO PCT/JP1991/000459 patent/WO1993017435A1/ja not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010841B1 (ko) | 1994-11-17 |
| WO1993017435A1 (fr) | 1993-09-02 |
| US5172337A (en) | 1992-12-15 |
| JPH03290900A (ja) | 1991-12-20 |
| KR910019058A (ko) | 1991-11-30 |
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|---|---|---|---|
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