JPH0817039B2 - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPH0817039B2 JPH0817039B2 JP63204802A JP20480288A JPH0817039B2 JP H0817039 B2 JPH0817039 B2 JP H0817039B2 JP 63204802 A JP63204802 A JP 63204802A JP 20480288 A JP20480288 A JP 20480288A JP H0817039 B2 JPH0817039 B2 JP H0817039B2
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、読出し専用の半導体メモリセルに関し、
特に不良チップを救済するための予備のメモリセルに使
用される。
特に不良チップを救済するための予備のメモリセルに使
用される。
（従来の技術） 近年の半導体技術の飛躍的な発展により、半導体集積
回路の高集積化、高機能化が急速に進んでいる。特に、
半導体メモリ装置では、めざましい勢いで高集積化が行
なわれている。
回路の高集積化、高機能化が急速に進んでいる。特に、
半導体メモリ装置では、めざましい勢いで高集積化が行
なわれている。
このような高集積化にともなってチップ面積が増大す
ると、製造歩留りが低下して生産性が悪化することがあ
る。このような不具合に対して、例えばメモリにあって
は、冗長構成が有効となる。この冗長構成は、予備のメ
モリセルを予め同一チップ上に形成しておき、この予備
のセルと不良セルを切換えて、メモリセルの不良を救済
しようとするものである。
ると、製造歩留りが低下して生産性が悪化することがあ
る。このような不具合に対して、例えばメモリにあって
は、冗長構成が有効となる。この冗長構成は、予備のメ
モリセルを予め同一チップ上に形成しておき、この予備
のセルと不良セルを切換えて、メモリセルの不良を救済
しようとするものである。
このような冗長構成は、DRAM（ダイナミック型のRA
M）、SRAM（スタティック型のRAM）、PROM（プログラマ
ブルROM）等のメモリ装置に従来から採用されていた。
しかしながら、マスクROMにあっては、冗長構成は以下
に示す理由により行なわれていなかった。
M）、SRAM（スタティック型のRAM）、PROM（プログラマ
ブルROM）等のメモリ装置に従来から採用されていた。
しかしながら、マスクROMにあっては、冗長構成は以下
に示す理由により行なわれていなかった。
マスクROMは、データの書込み処理がウェハの製造段
階で行なわれる。このため、製造工程が終了して、デー
タの読出し等の電気的特性を検査する時点では、すでに
書込まれたデータの書換えは不可能となる。したがっ
て、不良となった正規のセルに書込まれていたデータと
同一のデータを予備のセルに書込んで、これらのセルを
電気的に切換えることはできないことになる。
階で行なわれる。このため、製造工程が終了して、デー
タの読出し等の電気的特性を検査する時点では、すでに
書込まれたデータの書換えは不可能となる。したがっ
て、不良となった正規のセルに書込まれていたデータと
同一のデータを予備のセルに書込んで、これらのセルを
電気的に切換えることはできないことになる。
そこで、マスクROMにあっても、不良セルの救済を行
なうためには、製造工程が終了した後であってもデータ
の書込みが可能で、かつ電源の供給がなくてもデータを
保持できるセルが必要となる。
なうためには、製造工程が終了した後であってもデータ
の書込みが可能で、かつ電源の供給がなくてもデータを
保持できるセルが必要となる。
従来、このようなセルとしては、PROMで用いられてい
るフローティングゲートを備えたトランジスタあるいは
ヒューズを用いたものがあげられる。
るフローティングゲートを備えたトランジスタあるいは
ヒューズを用いたものがあげられる。
フローティングゲートを備えたトランジスタをセルと
した場合は、このようなトランジスタを製造するプロセ
スがマスクROMで用いられているMOS型のトランジスタを
製造するプロセスに比べてかなり複雑となる。このた
め、製造コストが著しく高くなるという不具合が生じ
る。
した場合は、このようなトランジスタを製造するプロセ
スがマスクROMで用いられているMOS型のトランジスタを
製造するプロセスに比べてかなり複雑となる。このた
め、製造コストが著しく高くなるという不具合が生じ
る。
一方、ヒューズを用いたセルでは、ヒューズを切断し
てプログラムする方法により、３つのタイプのセルがあ
げられる。
てプログラムする方法により、３つのタイプのセルがあ
げられる。
第１のタイプとしては、ヒューズをレーザにより切断
するものである。このタイプでは、切断個所を正確に位
置合せする機能をもつ専用の切断装置が必要となる。ま
た、切断個所の位置合せに時間がかかる。さらに、ヒュ
ーズ切断の前後において、電気的特性を検査しなければ
ならず、検査のための時間が必要となる。これらによ
り、不良セルと予備セルとの切換えに工数がかかり、生
産効率が低下することになる。
するものである。このタイプでは、切断個所を正確に位
置合せする機能をもつ専用の切断装置が必要となる。ま
た、切断個所の位置合せに時間がかかる。さらに、ヒュ
ーズ切断の前後において、電気的特性を検査しなければ
ならず、検査のための時間が必要となる。これらによ
り、不良セルと予備セルとの切換えに工数がかかり、生
産効率が低下することになる。
第２のタイプとしては、電流溶断ヒューズをパイポー
ラトランジスタの電流により溶断するものである。この
タイプでは、バイポーラトランジスタを用いるため、バ
イポーラ用の製造プロセスが必要となる。このため、マ
スクROMを製造するMOSプロセスにバイポーラプロセスが
追加される。したがって、製造プロセスが複雑になると
ともに工程数が多くなり、製造コストが上昇してしま
う。
ラトランジスタの電流により溶断するものである。この
タイプでは、バイポーラトランジスタを用いるため、バ
イポーラ用の製造プロセスが必要となる。このため、マ
スクROMを製造するMOSプロセスにバイポーラプロセスが
追加される。したがって、製造プロセスが複雑になると
ともに工程数が多くなり、製造コストが上昇してしま
う。
そこで、第３のタイプとしては、MOS型のトランジス
タとヒューズを直列接続し、このMOS型トランジスタの
オン電流によりヒューズを溶断しようとするものであ
る。これは、異なるプロセスを追加する必要もなく、ま
た専用の設備も必要としない。しかしながら、ヒューズ
を溶断させる電流は通常数10mAを必要とするため、非常
に大きなチャンネル幅のMOSトランジスタを用いなけれ
ばならない。このため、占有面積が増大して、チップ面
積を増大させることなく多くの予備のセルを形成するこ
とは困難となる。
タとヒューズを直列接続し、このMOS型トランジスタの
オン電流によりヒューズを溶断しようとするものであ
る。これは、異なるプロセスを追加する必要もなく、ま
た専用の設備も必要としない。しかしながら、ヒューズ
を溶断させる電流は通常数10mAを必要とするため、非常
に大きなチャンネル幅のMOSトランジスタを用いなけれ
ばならない。このため、占有面積が増大して、チップ面
積を増大させることなく多くの予備のセルを形成するこ
とは困難となる。
（発明が解決しようとする課題） マスクROMを冗長構成とする場合には、予備のセルと
して上述した種々の構成が考えられる。しかしながら、
上述した構成にあっては、異なるプロセスを必要として
プロセスが複雑化する、占有面積が増大する、生産性が
悪くなるといった問題が生じていた。このため、マスク
ROMにあっては、現在冗長構成により不良チップの救済
は行なわれていなかった。
して上述した種々の構成が考えられる。しかしながら、
上述した構成にあっては、異なるプロセスを必要として
プロセスが複雑化する、占有面積が増大する、生産性が
悪くなるといった問題が生じていた。このため、マスク
ROMにあっては、現在冗長構成により不良チップの救済
は行なわれていなかった。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、生産性に優れ、占有面積
の増大を招くことなく、不良チップの救済を容易に行な
うことができる半導体メモリセルを提供することにあ
る。
り、その目的とするところは、生産性に優れ、占有面積
の増大を招くことなく、不良チップの救済を容易に行な
うことができる半導体メモリセルを提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、データが読
出されるデータ線と低位電圧源との間に直列に接続され
た読出し用電界効果トランジスタと溶断用電界効果トラ
ンジスタと、前記両トランジスタの直列接続点と書込み
データ線との間に挿入されて書込み時に溶断される電流
溶断ヒューズとから構成される。
出されるデータ線と低位電圧源との間に直列に接続され
た読出し用電界効果トランジスタと溶断用電界効果トラ
ンジスタと、前記両トランジスタの直列接続点と書込み
データ線との間に挿入されて書込み時に溶断される電流
溶断ヒューズとから構成される。
（作用） 上記構成において、この発明は、溶断用トランジスタ
の制御電極に電源電圧を印加するとともに、書込みデー
タ線に電源電圧よりも高い電圧を印加することにより、
溶断用トランジスタをセカンダリーブレークダウン状態
とし、このような状態にあって溶断用トランジスタを流
れる電流によりヒューズを溶断して、データの書込み動
作を行なうようにしている。
の制御電極に電源電圧を印加するとともに、書込みデー
タ線に電源電圧よりも高い電圧を印加することにより、
溶断用トランジスタをセカンダリーブレークダウン状態
とし、このような状態にあって溶断用トランジスタを流
れる電流によりヒューズを溶断して、データの書込み動
作を行なうようにしている。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係る半導体メモリセル
の構成を示す回路図である。
の構成を示す回路図である。
第１図において、メモリセル１は、読出し専用のＮチ
ャンネルMOS型トランジスタ（以下「NMOS」と呼ぶ）３
と、ヒューズ溶断専用のNMOS5と、電流溶断ヒューズ７
とから構成されている。なお、このようなメモリセル１
は、チップ上でマトリックス状に配置形成されている。
ャンネルMOS型トランジスタ（以下「NMOS」と呼ぶ）３
と、ヒューズ溶断専用のNMOS5と、電流溶断ヒューズ７
とから構成されている。なお、このようなメモリセル１
は、チップ上でマトリックス状に配置形成されている。
NMOS3は、例えばチャネル幅が２μｍ、チャネル長が
２μｍ、ゲート電極膜厚が4000Å、ゲート酸化膜厚が20
0Åで形成されており、ゲート端子が読出しワード線９
に接続されている。NMOS3は、データの読出し時に導通
状態となり、データの読出しを行なうトランジスタであ
る。
２μｍ、ゲート電極膜厚が4000Å、ゲート酸化膜厚が20
0Åで形成されており、ゲート端子が読出しワード線９
に接続されている。NMOS3は、データの読出し時に導通
状態となり、データの読出しを行なうトランジスタであ
る。
NMOS5は、例えばチャネル幅が７μｍ、チャネル長が
1.0μｍ、ゲート電極膜厚が4000Å、ゲート酸化膜厚が2
00Åで形成されており、ゲート端子が書込みワード線11
に接続されている。NMOS5は、データの書込み時に導通
状態となり、データの書込み時に動作するトランジスタ
である。
1.0μｍ、ゲート電極膜厚が4000Å、ゲート酸化膜厚が2
00Åで形成されており、ゲート端子が書込みワード線11
に接続されている。NMOS5は、データの書込み時に導通
状態となり、データの書込み時に動作するトランジスタ
である。
NMOS5は、そのドレイン電圧（VD）とドレイン電流（I
D）との関係が、第２図に示すような特性を示すトラン
ジスタである。第２図において、NMOS5は、ゲート電圧
（VG）が電源電圧（5V程度）に印加された状態で、7V程
度のドレイン電圧でセカンダリーブレークダウンが生じ
る。このような状態にあっては、NMOS5は、80mA程度の
大電流を流すことが可能となる。また、NMOS5は、第２
図において、ゲート端子が接地電位のドレイン耐圧が15
V程度になっている。
D）との関係が、第２図に示すような特性を示すトラン
ジスタである。第２図において、NMOS5は、ゲート電圧
（VG）が電源電圧（5V程度）に印加された状態で、7V程
度のドレイン電圧でセカンダリーブレークダウンが生じ
る。このような状態にあっては、NMOS5は、80mA程度の
大電流を流すことが可能となる。また、NMOS5は、第２
図において、ゲート端子が接地電位のドレイン耐圧が15
V程度になっている。
このようなNMOS3とNMOS5は、読出しデータ線13とグラ
ンドに接続された配線15との間に直列に接続されてい
る。この両トランジスタの直列接続点には、一端が書込
みデータ線17に接続されたヒューズ７の他端が接続され
ている。
ンドに接続された配線15との間に直列に接続されてい
る。この両トランジスタの直列接続点には、一端が書込
みデータ線17に接続されたヒューズ７の他端が接続され
ている。
ヒューズ７は、上記のトランジスタのゲート電極と同
一の厚さの4000Åの多結晶シリコンで形成されている。
ヒューズ７は、そのくびれた部分の幅が0.8μｍ、長さ
が２μｍで、両トランジスタの直列接続点及び書込みデ
ータ線17とのコンタクト部が２μｍ×２μｍで形成され
ている。したがって、メモリセル１は、そのサイズが14
0μm2（20μｍ×７μｍ）程度となり、その占有面積が
かなり小型なものとなる。
一の厚さの4000Åの多結晶シリコンで形成されている。
ヒューズ７は、そのくびれた部分の幅が0.8μｍ、長さ
が２μｍで、両トランジスタの直列接続点及び書込みデ
ータ線17とのコンタクト部が２μｍ×２μｍで形成され
ている。したがって、メモリセル１は、そのサイズが14
0μm2（20μｍ×７μｍ）程度となり、その占有面積が
かなり小型なものとなる。
ヒューズの一端が接続されている書込みデータ線17
は、その一方端にパッド19が接続されている。このパッ
ド19は、ヒューズ７を溶断する際に、外部から溶断用の
電力が供給される。すなわち、パッド19に印加される電
圧（以下、「溶断電圧」と呼ぶ）は、NMOS5がセカンダ
リーブレークダウン状態となるように、NMOS5のゲート
電圧が接地電位の時のドレイン耐圧よりも低く、ゲート
電圧が電源電圧の時のセカンダリーブレークダウン電圧
よりも高い値となる。
は、その一方端にパッド19が接続されている。このパッ
ド19は、ヒューズ７を溶断する際に、外部から溶断用の
電力が供給される。すなわち、パッド19に印加される電
圧（以下、「溶断電圧」と呼ぶ）は、NMOS5がセカンダ
リーブレークダウン状態となるように、NMOS5のゲート
電圧が接地電位の時のドレイン耐圧よりも低く、ゲート
電圧が電源電圧の時のセカンダリーブレークダウン電圧
よりも高い値となる。
また、書込みデータ線17は、グランドとの間にプログ
ラム信号(-PGM)により導通制御されるNMOS21が接続され
ている。このNMOS21はデータの書込み時にはプログラム
信号をロウレベル状態として非導通状態となる。一方、
データの読出し時にはプログラム信号をハイレベル状態
として導通状態となり、書込みデータ線17を接地電位と
する。
ラム信号(-PGM)により導通制御されるNMOS21が接続され
ている。このNMOS21はデータの書込み時にはプログラム
信号をロウレベル状態として非導通状態となる。一方、
データの読出し時にはプログラム信号をハイレベル状態
として導通状態となり、書込みデータ線17を接地電位と
する。
書込みデータ線17及びこのデータ線と平行して配置さ
れている配線15は、金属で形成されている。一方、読出
しデータ線13は、多結晶シリコン、Ｎ型あるいはＰ型の
拡散層、高融点金属シリサイド、書込みデータ線17や配
線15とは異なる層として２層構造にした金属、あるいは
これらを複合したものとして形成されている。
れている配線15は、金属で形成されている。一方、読出
しデータ線13は、多結晶シリコン、Ｎ型あるいはＰ型の
拡散層、高融点金属シリサイド、書込みデータ線17や配
線15とは異なる層として２層構造にした金属、あるいは
これらを複合したものとして形成されている。
次に、このように構成されたメモリセル１におけるデ
ータの書込み動作及び読出し動作について説明する。
ータの書込み動作及び読出し動作について説明する。
まず、データの書込み動作すなわちヒューズ７を溶断
する場合には、プログラム信号がロウレベル状態とな
り、NMOS21が非導通状態となる。さらに、溶断されるヒ
ューズ７が接続された書込みデータ線17のパッド19に、
溶断電圧が印加される。次に、溶断されるヒューズ７を
含むメモリセル１に接続されている書込みワード線11に
電源電圧（5V程度）が印加される。
する場合には、プログラム信号がロウレベル状態とな
り、NMOS21が非導通状態となる。さらに、溶断されるヒ
ューズ７が接続された書込みデータ線17のパッド19に、
溶断電圧が印加される。次に、溶断されるヒューズ７を
含むメモリセル１に接続されている書込みワード線11に
電源電圧（5V程度）が印加される。
これにより、溶断されるヒューズを含むメモリセル１
のNMOS5は、セカンダリーブレークダウン状態となり、
パッド19→書込みデータ線17→ヒューズ７→NMOS5→グ
ランドの経路で大電流が流れる。したがって、ヒューズ
７は溶断されて、選択されたメモリセル１のNMOS3とNMO
S5の直列接続点と書込みデータ線17は非接続状態とな
り、書込み動作が行なわれる。
のNMOS5は、セカンダリーブレークダウン状態となり、
パッド19→書込みデータ線17→ヒューズ７→NMOS5→グ
ランドの経路で大電流が流れる。したがって、ヒューズ
７は溶断されて、選択されたメモリセル１のNMOS3とNMO
S5の直列接続点と書込みデータ線17は非接続状態とな
り、書込み動作が行なわれる。
次に、読出し動作について説明する。
まず、プログラム信号をハイレベル状態として、NMOS
21を導通状態とする。さらに、データを読出そうとする
メモリセル１に接続されている読出しワード線９をハイ
レベル状態として、NMOS3を導通状態とする。このよう
にして選択されたメモリセル１のヒューズ７が溶断され
ていない場合には、導通状態のNMOS3に接続されている
読出しデータ線13はロウレベル状態となる。これによ
り、選択されたメモリセル１からロウレベルのデータが
読出される。
21を導通状態とする。さらに、データを読出そうとする
メモリセル１に接続されている読出しワード線９をハイ
レベル状態として、NMOS3を導通状態とする。このよう
にして選択されたメモリセル１のヒューズ７が溶断され
ていない場合には、導通状態のNMOS3に接続されている
読出しデータ線13はロウレベル状態となる。これによ
り、選択されたメモリセル１からロウレベルのデータが
読出される。
一方、選択されたメモリセル１のヒューズ７が溶断さ
れている場合には、読出しデータ線13は、読出し動作が
行なわれる前のハイレベル状態に保持されたままとな
る。これにより、選択されたメモリセル１からハイレベ
ルのデータが読出されることになる。
れている場合には、読出しデータ線13は、読出し動作が
行なわれる前のハイレベル状態に保持されたままとな
る。これにより、選択されたメモリセル１からハイレベ
ルのデータが読出されることになる。
このように、第１図に示したメモリセル１にあって
は、ヒューズ７を溶断するトランジスタをMOS型とし
て、ヒューズ７の溶断時にこのトランジスタをセカンダ
リーブレークダウン状態にするようにしたので、短いチ
ャネル幅で大電流を得ることが可能となる。これによ
り、ヒューズ溶断用トランジスタを小型化して、少ない
占有面積でメモリセル１を構成できる。
は、ヒューズ７を溶断するトランジスタをMOS型とし
て、ヒューズ７の溶断時にこのトランジスタをセカンダ
リーブレークダウン状態にするようにしたので、短いチ
ャネル幅で大電流を得ることが可能となる。これによ
り、ヒューズ溶断用トランジスタを小型化して、少ない
占有面積でメモリセル１を構成できる。
また、ヒューズ７を大電流により溶断できるため、溶
断時間が短くなり、例えば2Kビット程度のメモリセルに
0.1秒程度で書込みを行なうことが可能となる。
断時間が短くなり、例えば2Kビット程度のメモリセルに
0.1秒程度で書込みを行なうことが可能となる。
さらに、このような書込み動作は、ウェハ段階でのプ
ロセスが終了して、メモリセルの電気的特性検査が行な
われる時に、書込みを行なうための特別の設備を用いる
ことなく、同時に行なうことができる。
ロセスが終了して、メモリセルの電気的特性検査が行な
われる時に、書込みを行なうための特別の設備を用いる
ことなく、同時に行なうことができる。
したがって、このようなメモリセル１は、マスクROM
における冗長構成において、予備のセルとして極めて好
適なメモリセルとなる。この結果、このようなメモリセ
ルを予備セルとして用いることにより、マスクROMの不
良チップ救済を実用化することができるようになる。
における冗長構成において、予備のセルとして極めて好
適なメモリセルとなる。この結果、このようなメモリセ
ルを予備セルとして用いることにより、マスクROMの不
良チップ救済を実用化することができるようになる。
次に、上記したメモリセル１を冗長構成における予備
のセルとして用いたマスクROMを第３図及び第４図を参
照して説明する。
のセルとして用いたマスクROMを第３図及び第４図を参
照して説明する。
第３図は上述したマスクROMの構成を示す図、第４図
は書込み時のタイミングチャートである。
は書込み時のタイミングチャートである。
第３図に示すマスクROMは、正規のセル群31の不良セ
ルを列単位で予備のセル群33に置換えて、不良救済を行
なうようにしたものである。なお、第３図において、第
１図と同符号のものは同一機能を有するものであり、そ
の説明は省略する。
ルを列単位で予備のセル群33に置換えて、不良救済を行
なうようにしたものである。なお、第３図において、第
１図と同符号のものは同一機能を有するものであり、そ
の説明は省略する。
第３図において、正規のセル群31はそのメモリセルが
ロウ（行）アドレスをデコードするロウデコーダ35と、
カラム（列）アドレスをデコードするカラムデコーダ37
の出力により制御されるカラムセレクタ39とで選択され
る。選択されたメモリセルから読出されたデータは、カ
ラムセレクタ39を介して切換回路41に与えられる。
ロウ（行）アドレスをデコードするロウデコーダ35と、
カラム（列）アドレスをデコードするカラムデコーダ37
の出力により制御されるカラムセレクタ39とで選択され
る。選択されたメモリセルから読出されたデータは、カ
ラムセレクタ39を介して切換回路41に与えられる。
一方、正規のセル群31の中で、不良となったメモリセ
ルと列単位で置換えられる予備のセル群33は、第１図に
示したように構成されている。このような予備のセル群
33では、データを読出そうとするメモリセルがスペアロ
ウデコーダ43と、カラムデコーダ37の出力により制御さ
れるスペアカラムセレクタ45とで選択される。
ルと列単位で置換えられる予備のセル群33は、第１図に
示したように構成されている。このような予備のセル群
33では、データを読出そうとするメモリセルがスペアロ
ウデコーダ43と、カラムデコーダ37の出力により制御さ
れるスペアカラムセレクタ45とで選択される。
予備のメモリセル群33は、書込みを行なおうとするメ
モリセルが、ロウレベル状態の書込み信号(-WE)により
書込み用のカラムアドレスを取り込んでデコードする書
込み用のカラムデコーダ47によって選択され、前述した
ようにヒューズ７が溶断される。この時の動作タイミン
グは第４図に示すようになる。
モリセルが、ロウレベル状態の書込み信号(-WE)により
書込み用のカラムアドレスを取り込んでデコードする書
込み用のカラムデコーダ47によって選択され、前述した
ようにヒューズ７が溶断される。この時の動作タイミン
グは第４図に示すようになる。
スペアロウデコーダ43は、予備のメモリセル１と同様
の構成をNOR（ノア）型に接続して構成されている。ス
ペアロウデコーダ43は、不良になった正規のメモリセル
に置換えられた予備のメモリセルが、置換えられた正規
のメモリセルを選択するロウアドレスと同一のロウアド
レスによって選択されるように、カラムデコーダ47によ
りヒューズ49が溶断される。スペアロウデコーダ43は、
ヒューズ49の溶断時には、その入力となるロウアドレス
がロウアドレスゲート回路51によってすべてロウレベル
状態になる。このようなスペアロウデコーダ43とスペア
カラムセレクタ45とで選択された予備のメモリセル１か
ら読出されたデータは、切換回路41に与えられる。
の構成をNOR（ノア）型に接続して構成されている。ス
ペアロウデコーダ43は、不良になった正規のメモリセル
に置換えられた予備のメモリセルが、置換えられた正規
のメモリセルを選択するロウアドレスと同一のロウアド
レスによって選択されるように、カラムデコーダ47によ
りヒューズ49が溶断される。スペアロウデコーダ43は、
ヒューズ49の溶断時には、その入力となるロウアドレス
がロウアドレスゲート回路51によってすべてロウレベル
状態になる。このようなスペアロウデコーダ43とスペア
カラムセレクタ45とで選択された予備のメモリセル１か
ら読出されたデータは、切換回路41に与えられる。
切換回路41は、スペアロウデコーダ43の論理和出力に
したがって、正規のメモリセルから読出されたデータあ
るいは予備のメモリセル１から読出されたデータを選択
する。すなわち、与えられたロウアドレスにしたがって
スペアロウデコーダ43が予備のメモリセル１を選択した
場合には、切換回路41は予備のメモリセル１から読出さ
れたデータを選択するように制御される。選択されたデ
ータは、センスアンプ53に与えられて増幅され、出力バ
ッファを介して出力される。
したがって、正規のメモリセルから読出されたデータあ
るいは予備のメモリセル１から読出されたデータを選択
する。すなわち、与えられたロウアドレスにしたがって
スペアロウデコーダ43が予備のメモリセル１を選択した
場合には、切換回路41は予備のメモリセル１から読出さ
れたデータを選択するように制御される。選択されたデ
ータは、センスアンプ53に与えられて増幅され、出力バ
ッファを介して出力される。
このような冗長構成のマスクROMにあっては、不良と
なった正規のメモリセルを容易に予備のメモリセル１と
置換えることが可能となる。さらに、予備のメモリセル
１と同様な構成を用いてスペアロウデコーダ43を構成し
て、スペアロウデコーダ43のヒューズ49を溶断すること
によりデコーダとして機能させるようにしたので、正規
のメモリセルに置換えられた予備のメモリセル１を、置
換えられた正規のメモリセルを選択するロウアドレスで
選択できるスペアロウデコーダ43を容易に構成すること
ができる。
なった正規のメモリセルを容易に予備のメモリセル１と
置換えることが可能となる。さらに、予備のメモリセル
１と同様な構成を用いてスペアロウデコーダ43を構成し
て、スペアロウデコーダ43のヒューズ49を溶断すること
によりデコーダとして機能させるようにしたので、正規
のメモリセルに置換えられた予備のメモリセル１を、置
換えられた正規のメモリセルを選択するロウアドレスで
選択できるスペアロウデコーダ43を容易に構成すること
ができる。
なお、この発明のメモリセルは上記実施例以外にも、
DRAM、SRAM等のスペアロウデコーダあるいはチップ形成
後に情報を書き込む用途、例えばチップ形成後に入力ロ
ジックを決定するロジック回路、リダンダンシィを実施
したか否かを判定するリダンダンシィシグネチャ回路、
PLD（プログラマブルロジックデバイス）としても応用
できることは明らかである。
DRAM、SRAM等のスペアロウデコーダあるいはチップ形成
後に情報を書き込む用途、例えばチップ形成後に入力ロ
ジックを決定するロジック回路、リダンダンシィを実施
したか否かを判定するリダンダンシィシグネチャ回路、
PLD（プログラマブルロジックデバイス）としても応用
できることは明らかである。
［発明の効果］ 以上説明したように、この発明によれば、電界効果ト
ランジスタがセカンダリーブレークダウン状態になった
時に電界効果トランジスタを流れる電流によりヒューズ
を溶断して、書込み動作を行なうようにしたので、生産
性に優れ、占有面積の小さなメモリセルを提供すること
が可能となる。
ランジスタがセカンダリーブレークダウン状態になった
時に電界効果トランジスタを流れる電流によりヒューズ
を溶断して、書込み動作を行なうようにしたので、生産
性に優れ、占有面積の小さなメモリセルを提供すること
が可能となる。
第１図はこの発明の一実施例に係る半導体メモリセルの
構成を示す図、第２図は第１図に示すメモリセルに用い
られているトランジスタの特性を示す図、第３図は第１
図に示すメモリセルを用いた半導体メモリ装置の構成を
示す図、第４図は第３図に示す装置の動作タイミングを
示す図である。 １……メモリセル、3,5,21……NMOS、７……ヒューズ、
９……読出しワード線、11……書込みワード線、13……
読出しデータ線、17……書込みデータ線、19……パッ
ド、31……正規のセル群、33……予備のセル群、35……
ロウデコーダ、37……カラムデコーダ、39……カラムセ
レクタ、41……切換回路、43……スペアロウデコーダ、
45……スペアカラムデコーダ、47……書込み用カラムデ
コーダ
構成を示す図、第２図は第１図に示すメモリセルに用い
られているトランジスタの特性を示す図、第３図は第１
図に示すメモリセルを用いた半導体メモリ装置の構成を
示す図、第４図は第３図に示す装置の動作タイミングを
示す図である。 １……メモリセル、3,5,21……NMOS、７……ヒューズ、
９……読出しワード線、11……書込みワード線、13……
読出しデータ線、17……書込みデータ線、19……パッ
ド、31……正規のセル群、33……予備のセル群、35……
ロウデコーダ、37……カラムデコーダ、39……カラムセ
レクタ、41……切換回路、43……スペアロウデコーダ、
45……スペアカラムデコーダ、47……書込み用カラムデ
コーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (56)参考文献 特開 昭60−160100（ＪＰ，Ａ) 特開 昭62−112298（ＪＰ，Ａ) 実開 昭62−138398（ＪＰ，Ｕ)
Claims (3)
- 【請求項１】データが読出されるデータ線と低位電圧源
との間に直列に接続された読出し用電界効果トランジス
タと溶断用電界効果トランジスタと、 前記両トランジスタの直列接続点と書込みデータ線との
間に挿入されて書込み時に溶断される電流溶断ヒューズ
と を有することを特徴とする半導体メモリセル。 - 【請求項２】前記溶断用トランジスタは、データの書込
み時に所定の電位が制御電極に印加されるとともに前記
所定の電位よりも高い電位が前記書込みデータ線に印加
されてブレークダウン状態となり、これにより得られる
電流によって前記電流溶断ヒューズを溶断することを特
徴とする請求項１記載の半導体メモリセル。 - 【請求項３】前記読出しデータ線は、多結晶シリコン、
拡散層、高融点金属シリサイド、前記書込みデータ線を
形成する配線層とは異なる層の金属のいずれかあるいは
これらのうちの２つ以上を接続したものとして形成した
ことを特徴とする請求項１記載の半導体メモリセル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204802A JPH0817039B2 (ja) | 1988-08-19 | 1988-08-19 | 半導体メモリセル |
| KR89011810A KR960009032B1 (en) | 1988-08-19 | 1989-08-19 | Semiconductor memory cells and semiconductor memory device |
| DE68924740T DE68924740T2 (de) | 1988-08-19 | 1989-08-21 | Halbleiterspeicherzellen und Halbleiterspeichergerät mit diesen Zellen. |
| US07/396,246 US4970686A (en) | 1988-08-19 | 1989-08-21 | Semiconductor memory cells and semiconductor memory device employing the semiconductor memory cells |
| EP89115380A EP0355768B1 (en) | 1988-08-19 | 1989-08-21 | Semiconductor memory cells and semiconductor memory device employing the semiconductor memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204802A JPH0817039B2 (ja) | 1988-08-19 | 1988-08-19 | 半導体メモリセル |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7782295A Division JP2597828B2 (ja) | 1995-04-03 | 1995-04-03 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0254500A JPH0254500A (ja) | 1990-02-23 |
| JPH0817039B2 true JPH0817039B2 (ja) | 1996-02-21 |
Family
ID=16496607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63204802A Expired - Fee Related JPH0817039B2 (ja) | 1988-08-19 | 1988-08-19 | 半導体メモリセル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4970686A (ja) |
| EP (1) | EP0355768B1 (ja) |
| JP (1) | JPH0817039B2 (ja) |
| KR (1) | KR960009032B1 (ja) |
| DE (1) | DE68924740T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2509730B2 (ja) * | 1989-08-11 | 1996-06-26 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
| JP2547451B2 (ja) * | 1989-09-18 | 1996-10-23 | 富士通株式会社 | 半導体記憶装置 |
| JPH03236263A (ja) * | 1990-02-14 | 1991-10-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0793030B2 (ja) * | 1990-04-06 | 1995-10-09 | 株式会社東芝 | 半導体メモリ装置 |
| JPH0834292B2 (ja) * | 1990-06-22 | 1996-03-29 | シャープ株式会社 | 半導体記憶装置の書き込み方法 |
| JP3083547B2 (ja) * | 1990-07-12 | 2000-09-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2550214B2 (ja) * | 1990-07-17 | 1996-11-06 | 株式会社東芝 | リダンダンシー回路の使用状態検出方法 |
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| US10600902B2 (en) * | 2008-02-13 | 2020-03-24 | Vishay SIliconix, LLC | Self-repairing field effect transisitor |
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| JP2012033972A (ja) * | 2011-11-04 | 2012-02-16 | Renesas Electronics Corp | 半導体装置 |
| TWI734452B (zh) * | 2020-04-23 | 2021-07-21 | 友達光電股份有限公司 | 記憶體裝置以及寫入方法 |
| US11164610B1 (en) | 2020-06-05 | 2021-11-02 | Qualcomm Incorporated | Memory device with built-in flexible double redundancy |
| USD1004419S1 (en) | 2020-06-12 | 2023-11-14 | Philip Morris Products S.A. | Packaging |
| US11177010B1 (en) | 2020-07-13 | 2021-11-16 | Qualcomm Incorporated | Bitcell for data redundancy |
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| JPS60160100A (ja) * | 1984-01-30 | 1985-08-21 | Sharp Corp | メモリの誤り部分或いは欠陥部分の訂正・修正回路方式 |
| US4698589A (en) * | 1986-03-21 | 1987-10-06 | Harris Corporation | Test circuitry for testing fuse link programmable memory devices |
-
1988
- 1988-08-19 JP JP63204802A patent/JPH0817039B2/ja not_active Expired - Fee Related
-
1989
- 1989-08-19 KR KR89011810A patent/KR960009032B1/ko not_active Expired - Lifetime
- 1989-08-21 DE DE68924740T patent/DE68924740T2/de not_active Expired - Fee Related
- 1989-08-21 EP EP89115380A patent/EP0355768B1/en not_active Expired - Lifetime
- 1989-08-21 US US07/396,246 patent/US4970686A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68924740T2 (de) | 1996-04-25 |
| EP0355768A3 (en) | 1991-10-23 |
| DE68924740D1 (de) | 1995-12-14 |
| EP0355768A2 (en) | 1990-02-28 |
| US4970686A (en) | 1990-11-13 |
| KR900003895A (ko) | 1990-03-27 |
| KR960009032B1 (en) | 1996-07-10 |
| JPH0254500A (ja) | 1990-02-23 |
| EP0355768B1 (en) | 1995-11-08 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |