JPH0793213A - バンクレジスタ設定回路 - Google Patents
バンクレジスタ設定回路Info
- Publication number
- JPH0793213A JPH0793213A JP23347593A JP23347593A JPH0793213A JP H0793213 A JPH0793213 A JP H0793213A JP 23347593 A JP23347593 A JP 23347593A JP 23347593 A JP23347593 A JP 23347593A JP H0793213 A JPH0793213 A JP H0793213A
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- JP
- Japan
- Prior art keywords
- memory
- bank register
- address
- signal
- bank
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Abstract
(57)【要約】
【目的】 ＤＳＰによるバンクレジスタの設定を高速に
する。 【構成】 バンクレジスタ１０３の入力信号にＤＳＰ１
０１からのデータ線ではなくアドレス線を使用し、メモ
リアドレスのロードとメモリへの書き込み信号とによっ
てバンクレジスタ１０３の設定を行う。これによって、
バンクレジスタ１０３の設定に要する命令ステップ数を
従来よりも減らすことができるので、バンクレジスタ１
０３を設定してメモリにアクセスする場合、その頻度が
多い程処理速度を高速にすることが可能となる。
する。 【構成】 バンクレジスタ１０３の入力信号にＤＳＰ１
０１からのデータ線ではなくアドレス線を使用し、メモ
リアドレスのロードとメモリへの書き込み信号とによっ
てバンクレジスタ１０３の設定を行う。これによって、
バンクレジスタ１０３の設定に要する命令ステップ数を
従来よりも減らすことができるので、バンクレジスタ１
０３を設定してメモリにアクセスする場合、その頻度が
多い程処理速度を高速にすることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルシグナルプ
ロセッサを使用したバンクレジスタ設定回路に関する。
ロセッサを使用したバンクレジスタ設定回路に関する。
【０００２】
【従来の技術】ディジタルシグナルプロセッサ（以下、
ＤＳＰと称する）を使用したシステムに接続されたバン
クレジスタの設定は、メモリマップドＩ／Ｏによるもの
が多い。この方式は、本来Ｉ／Ｏ空間上にマッピングす
るバンクレジスタを、メモリ空間上にマッピングするも
のである。
ＤＳＰと称する）を使用したシステムに接続されたバン
クレジスタの設定は、メモリマップドＩ／Ｏによるもの
が多い。この方式は、本来Ｉ／Ｏ空間上にマッピングす
るバンクレジスタを、メモリ空間上にマッピングするも
のである。
【０００３】図６に、ＤＳＰを使用したシステムでの、
従来のバンクレジスタ設定回路を示す。同図において、
６０１はメモリへの書き込み信号とバンクレジスタのメ
モリアドレス（ａビット）とバンクレジスタに設定する
データ（ｄビット）とを出力するＤＳＰ、６０２はＤＳ
Ｐ６０１から出力された、バンクレジスタのメモリアド
レス（ａビット）、およびメモリへの書き込み信号によ
り、バンクレジスタの設定を行うか否かを判定して、バ
ンクレジスタの設定を行うラッチ信号を出力するアドレ
スデコード回路、６０３はアドレスデコード回路６０２
の出力により、バンクアドレスをＤＳＰ６０１からのバ
ンクアドレス設定値（ｄビット）に設定し、ｄビットの
バンクアドレスを出力するバンクレジスタである。図９
は本説明に用いる従来例のメモリマッピングを示す図で
ある。同図において、符号９０１から符号９０７で示し
たものは、ＤＳＰ６０１が出力するメモリアドレスを示
しており、特にメモリアドレスＦＦＨはバンクレジスタ
を示している。また、他のメモリアドレスはバンクレジ
スタ以外、つまり他のメモリへのアクセスを示すもので
ある。また、図８は、図９のメモリマッピングでＤＳＰ
６０１から出力されるメモリアドレス（ａビット）を８
ビットとした場合のアドレスデコード回路６０２の構成
を示した図である。同図において、符号８０１はＤＳＰ
６０１から出力されるメモリへの書き込み信号であり、
本説明においてはローアクティブの信号である。符号８
０２から符号８０９で示したものは、ＤＳＰ６０１から
のメモリアドレスのビットを示しており、一番数字の大
きいもの（ａ７）がメモリアドレスのＭＳＢを示してい
る。
従来のバンクレジスタ設定回路を示す。同図において、
６０１はメモリへの書き込み信号とバンクレジスタのメ
モリアドレス（ａビット）とバンクレジスタに設定する
データ（ｄビット）とを出力するＤＳＰ、６０２はＤＳ
Ｐ６０１から出力された、バンクレジスタのメモリアド
レス（ａビット）、およびメモリへの書き込み信号によ
り、バンクレジスタの設定を行うか否かを判定して、バ
ンクレジスタの設定を行うラッチ信号を出力するアドレ
スデコード回路、６０３はアドレスデコード回路６０２
の出力により、バンクアドレスをＤＳＰ６０１からのバ
ンクアドレス設定値（ｄビット）に設定し、ｄビットの
バンクアドレスを出力するバンクレジスタである。図９
は本説明に用いる従来例のメモリマッピングを示す図で
ある。同図において、符号９０１から符号９０７で示し
たものは、ＤＳＰ６０１が出力するメモリアドレスを示
しており、特にメモリアドレスＦＦＨはバンクレジスタ
を示している。また、他のメモリアドレスはバンクレジ
スタ以外、つまり他のメモリへのアクセスを示すもので
ある。また、図８は、図９のメモリマッピングでＤＳＰ
６０１から出力されるメモリアドレス（ａビット）を８
ビットとした場合のアドレスデコード回路６０２の構成
を示した図である。同図において、符号８０１はＤＳＰ
６０１から出力されるメモリへの書き込み信号であり、
本説明においてはローアクティブの信号である。符号８
０２から符号８０９で示したものは、ＤＳＰ６０１から
のメモリアドレスのビットを示しており、一番数字の大
きいもの（ａ７）がメモリアドレスのＭＳＢを示してい
る。
【０００４】図７にＤＳＰを使用した従来のシステムで
の、バンクレジスタ設定の処理フローを示す。設定する
バンクレジスタのビット数を４ビット、メモリアドレス
のビット数を８ビットとして以下に従来例の説明を行
う。
の、バンクレジスタ設定の処理フローを示す。設定する
バンクレジスタのビット数を４ビット、メモリアドレス
のビット数を８ビットとして以下に従来例の説明を行
う。
【０００５】従来例のバンクアドレスの設定には３段階
の処理が必要である。まず第１に、ＤＳＰ６０１出力の
アドレス線にバンクレジスタのメモリアドレスを設定す
る（Ｓ７０１）。本従来例の場合、バンクレジスタのメ
モリアドレスは、図９により０ＦＦＨであるので、ＤＳ
Ｐ６０１出力のアドレス線に０ＦＦＨをロードする。す
なわち、図８における符号８０２から符号８０９の全て
のビットがＨｉｇｈに設定される。第２に、バンクレジ
スタに設定する値をＤＳＰ６０１のデータ線にロードす
る（Ｓ７０２）。設定するバンクレジスタ値が３Ｈの場
合は、３Ｈをロードする。バンクレジスタを示すメモリ
アドレスがＤＳＰ６０１出力のアドレス線に設定（ロー
ド）され、バンクレジスタ設定値のデータがデータ線に
設定（ロード）されると、ＤＳＰ６０１は、第３にメモ
リへの書き込み信号（ローアクティブ信号）を出力する
（Ｓ７０３）。すなわち、符号８０１の信号がＬｏｗに
設定される。ＤＳＰ６０１から、メモリへの書き込み信
号が出力されると、アドレスデコード回路６０２の出力
信号が符号８１０により変化し、この信号がラッチ信号
となって、バンクレジスタにＤＳＰ６０１のデータ線の
信号、つまり、本従来例においては３Ｈが設定される。
したがって、従来のバンクレジスタの設定は、Ｓ７０１
からＳ７０３の処理ステップ、つまりＳＤＰのプログラ
ムにおける３命令ステップにより達成できる。
の処理が必要である。まず第１に、ＤＳＰ６０１出力の
アドレス線にバンクレジスタのメモリアドレスを設定す
る（Ｓ７０１）。本従来例の場合、バンクレジスタのメ
モリアドレスは、図９により０ＦＦＨであるので、ＤＳ
Ｐ６０１出力のアドレス線に０ＦＦＨをロードする。す
なわち、図８における符号８０２から符号８０９の全て
のビットがＨｉｇｈに設定される。第２に、バンクレジ
スタに設定する値をＤＳＰ６０１のデータ線にロードす
る（Ｓ７０２）。設定するバンクレジスタ値が３Ｈの場
合は、３Ｈをロードする。バンクレジスタを示すメモリ
アドレスがＤＳＰ６０１出力のアドレス線に設定（ロー
ド）され、バンクレジスタ設定値のデータがデータ線に
設定（ロード）されると、ＤＳＰ６０１は、第３にメモ
リへの書き込み信号（ローアクティブ信号）を出力する
（Ｓ７０３）。すなわち、符号８０１の信号がＬｏｗに
設定される。ＤＳＰ６０１から、メモリへの書き込み信
号が出力されると、アドレスデコード回路６０２の出力
信号が符号８１０により変化し、この信号がラッチ信号
となって、バンクレジスタにＤＳＰ６０１のデータ線の
信号、つまり、本従来例においては３Ｈが設定される。
したがって、従来のバンクレジスタの設定は、Ｓ７０１
からＳ７０３の処理ステップ、つまりＳＤＰのプログラ
ムにおける３命令ステップにより達成できる。
【０００６】
【発明が解決しようとする課題】ＤＳＰを使用したシス
テムにおける、従来のバンクレジスタの設定方法は、バ
ンクレジスタを設定するのに、３命令ステップかかるた
め、バンクレジスタを設定してメモリにアクセスする場
合、そのメモリへのアクセス頻度が高くなるほどＤＳＰ
の処理速度が遅くなるという問題点がある。
テムにおける、従来のバンクレジスタの設定方法は、バ
ンクレジスタを設定するのに、３命令ステップかかるた
め、バンクレジスタを設定してメモリにアクセスする場
合、そのメモリへのアクセス頻度が高くなるほどＤＳＰ
の処理速度が遅くなるという問題点がある。
【０００７】そこで本発明の目的は以上のような問題を
解消したバンクレジスタ設定回路を提供することにあ
る。
解消したバンクレジスタ設定回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
本発明はメモリアドレスおよびメモリへの書き込み信号
を出力するディジタルシグナルプロセッサと、前記メモ
リアドレスの一部のビット信号と前記メモリ書き込み信
号とからバンクレジスタの設定を行うか否かの判定をし
て、該バンクレジスタの設定信号を出力するアドレスデ
コード回路とを具え、前記アドレスデコード回路の出力
信号と前記メモリアドレスの他の一部のビット信号とに
よりバンクアドレスを設定することを特徴とする。
本発明はメモリアドレスおよびメモリへの書き込み信号
を出力するディジタルシグナルプロセッサと、前記メモ
リアドレスの一部のビット信号と前記メモリ書き込み信
号とからバンクレジスタの設定を行うか否かの判定をし
て、該バンクレジスタの設定信号を出力するアドレスデ
コード回路とを具え、前記アドレスデコード回路の出力
信号と前記メモリアドレスの他の一部のビット信号とに
よりバンクアドレスを設定することを特徴とする。
【０００９】
【作用】ＤＳＰからのメモリアドレス信号とメモリへの
書き込み信号とによって、バンクレジスタを設定する。
これによってバンクレジスタの設定に要するステップ数
を減らし、高速処理を可能にする。
書き込み信号とによって、バンクレジスタを設定する。
これによってバンクレジスタの設定に要するステップ数
を減らし、高速処理を可能にする。
【００１０】
【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。
詳細に説明する。
【００１１】図１は、本発明の処理構成を示すブロック
図である。同図において、１０１はＤＳＰであって、Ｗ
ＲＩＴＥ＊で示すメモリへの書き込み信号（ローアクテ
ィブ信号）とメモリアドレスを出力する。１０２はＤＳ
Ｐ１０１から出力されるメモリへの書き込み信号とメモ
リアドレスの一部のビットの信号から、バンクレジスタ
の設定をするか否かの判定をして、バンクアドレスの設
定に必要となる信号を出力するアドレスデコード回路、
１０３はアドレスデコード回路１０２からの出力信号と
ＤＳＰ１０１からのメモリアドレス信号とによりバンク
アドレスを出力するバンクレジスタである。
図である。同図において、１０１はＤＳＰであって、Ｗ
ＲＩＴＥ＊で示すメモリへの書き込み信号（ローアクテ
ィブ信号）とメモリアドレスを出力する。１０２はＤＳ
Ｐ１０１から出力されるメモリへの書き込み信号とメモ
リアドレスの一部のビットの信号から、バンクレジスタ
の設定をするか否かの判定をして、バンクアドレスの設
定に必要となる信号を出力するアドレスデコード回路、
１０３はアドレスデコード回路１０２からの出力信号と
ＤＳＰ１０１からのメモリアドレス信号とによりバンク
アドレスを出力するバンクレジスタである。
【００１２】さらに詳細に本実施例における処理内容を
説明する。なお、本実施例の説明においても、従来例と
同様に、設定するバンクレジスタのビット数を４ビッ
ト、メモリアドレスのビット数を８ビットとする。図２
は、本実施例の処理ステップを示す図であり、Ｓ２０
１，Ｓ２０２は本実施例の各ステップにおける処理内容
を示す。また、図５は本実施例におけるメモリマッピン
グを示す図であり、同図において符号５０１から符号５
０６はメモリアドレスを示し、特にメモリアドレス０Ｆ
０Ｈから０ＦＦＨの間のメモリアドレスはバンクレジス
タを示す。図３は、図５のメモリマッピングでの、本発
明におけるアドレスデコード回路１０２の回路構成の一
例である。同図において、符号３０１はＤＳＰ１０１か
らのメモリへの書き込み信号（ローアクティブ）であ
り、符号３０２から符号３０５はＤＳＰ１０１からのメ
モリアドレスのビットの一部である。また、３０２〜３
０５のうち数字の大きいものほどＭＳＢに近いことを示
す。
説明する。なお、本実施例の説明においても、従来例と
同様に、設定するバンクレジスタのビット数を４ビッ
ト、メモリアドレスのビット数を８ビットとする。図２
は、本実施例の処理ステップを示す図であり、Ｓ２０
１，Ｓ２０２は本実施例の各ステップにおける処理内容
を示す。また、図５は本実施例におけるメモリマッピン
グを示す図であり、同図において符号５０１から符号５
０６はメモリアドレスを示し、特にメモリアドレス０Ｆ
０Ｈから０ＦＦＨの間のメモリアドレスはバンクレジス
タを示す。図３は、図５のメモリマッピングでの、本発
明におけるアドレスデコード回路１０２の回路構成の一
例である。同図において、符号３０１はＤＳＰ１０１か
らのメモリへの書き込み信号（ローアクティブ）であ
り、符号３０２から符号３０５はＤＳＰ１０１からのメ
モリアドレスのビットの一部である。また、３０２〜３
０５のうち数字の大きいものほどＭＳＢに近いことを示
す。
【００１３】本実施例では、バンクレジスタ１０３を設
定する際、ＤＳＰ１０１は第１にアドレス線にバンクレ
ジスタを示すメモリアドレスを設定（ロード）する。本
実施例では、バンクレジスタを示すメモリアドレスは図
５により、上位４ビットが全てＨｉｇｈを示す領域であ
るので、メモリアドレスの上位４ビットをＨｉｇｈにす
る。この４ビットが図１のＡ１ビットに相当し、アドレ
スデコード回路１０２に接続される。メモリアドレスの
残りの下位４ビットは、図１のＡ２ビットに相当し、バ
ンクレジスタ１０３に接続される。本実施例において
は、この下位４ビットに設定する値はバンクレジスタの
設定値となる。すなわち、バンクレジスタ１０３に３Ｈ
を設定する場合は、前記メモリアドレスの下位４ビット
に３Ｈを設定する。したがって、この例の場合、ＤＳＰ
１０１は０Ｆ３Ｈ（１１１１００１１2 ）を８ビットの
メモリアドレスとして設定（ロード）する（Ｓ２０
１）。ＤＳＰ１０１は、次にメモリへの書き込み信号
（ローアクティブ）を出力する（Ｓ２０２）。
定する際、ＤＳＰ１０１は第１にアドレス線にバンクレ
ジスタを示すメモリアドレスを設定（ロード）する。本
実施例では、バンクレジスタを示すメモリアドレスは図
５により、上位４ビットが全てＨｉｇｈを示す領域であ
るので、メモリアドレスの上位４ビットをＨｉｇｈにす
る。この４ビットが図１のＡ１ビットに相当し、アドレ
スデコード回路１０２に接続される。メモリアドレスの
残りの下位４ビットは、図１のＡ２ビットに相当し、バ
ンクレジスタ１０３に接続される。本実施例において
は、この下位４ビットに設定する値はバンクレジスタの
設定値となる。すなわち、バンクレジスタ１０３に３Ｈ
を設定する場合は、前記メモリアドレスの下位４ビット
に３Ｈを設定する。したがって、この例の場合、ＤＳＰ
１０１は０Ｆ３Ｈ（１１１１００１１2 ）を８ビットの
メモリアドレスとして設定（ロード）する（Ｓ２０
１）。ＤＳＰ１０１は、次にメモリへの書き込み信号
（ローアクティブ）を出力する（Ｓ２０２）。
【００１４】この段階で前記メモリアドレスの上位４ビ
ットがＨｉｇｈでなければ、ＤＳＰ１０１はバンクレジ
スタ１０３にはアクセスしないが、本説明においては上
位４ビットがＨｉｇｈに設定されているのでバンクレジ
スタ１０３にアクセスすることになる。ＤＳＰ１０１か
らメモリへの書き込み信号が出力されると、アドレスデ
コード回路１０２のデコード処理（符号３０６で示す論
理ゲート）によりバンクレジスタ１０３を設定するラッ
チ信号が出力される。
ットがＨｉｇｈでなければ、ＤＳＰ１０１はバンクレジ
スタ１０３にはアクセスしないが、本説明においては上
位４ビットがＨｉｇｈに設定されているのでバンクレジ
スタ１０３にアクセスすることになる。ＤＳＰ１０１か
らメモリへの書き込み信号が出力されると、アドレスデ
コード回路１０２のデコード処理（符号３０６で示す論
理ゲート）によりバンクレジスタ１０３を設定するラッ
チ信号が出力される。
【００１５】図４にバンクレジスタ１０３の回路の一例
を示す。同図において、４０１から４０４はメモリアド
レスの下位４ビット（ａ０，ａ１，ａ２，ａ３）のデー
タをラッチするＤフリップフロップ（以下、ＤＦＦ）で
あり、ＤＦＦ４０１からＤＦＦ４０４の出力であるＢＡ
０，ＢＡ１，ＢＡ２，Ｂａ３は設定されたバンクアドレ
スを示し、数字の大きいものほどＭＳＢに近いことを表
す。よって、前記ラッチ信号がアドレスデコード回路１
０２から出力されると、メモリアドレスの下位４ビット
の値がＤＦＦ４０１からＤＦＦ４０４にラッチされる。
つまり、ａ０，ａ１，ａ２，ａ３の値がＢＡ０，ＢＡ
１，ＢＡ２，ＢＡ３として設定される。したがって、本
実施例においては、８ビットのメモリアドレス０ＦＨの
下位４ビットである３Ｈが設定され、バンクレジスタ１
０３の設定が終了する。
を示す。同図において、４０１から４０４はメモリアド
レスの下位４ビット（ａ０，ａ１，ａ２，ａ３）のデー
タをラッチするＤフリップフロップ（以下、ＤＦＦ）で
あり、ＤＦＦ４０１からＤＦＦ４０４の出力であるＢＡ
０，ＢＡ１，ＢＡ２，Ｂａ３は設定されたバンクアドレ
スを示し、数字の大きいものほどＭＳＢに近いことを表
す。よって、前記ラッチ信号がアドレスデコード回路１
０２から出力されると、メモリアドレスの下位４ビット
の値がＤＦＦ４０１からＤＦＦ４０４にラッチされる。
つまり、ａ０，ａ１，ａ２，ａ３の値がＢＡ０，ＢＡ
１，ＢＡ２，ＢＡ３として設定される。したがって、本
実施例においては、８ビットのメモリアドレス０ＦＨの
下位４ビットである３Ｈが設定され、バンクレジスタ１
０３の設定が終了する。
【００１６】
【発明の効果】本発明によれば、メモリマップドＩ／Ｏ
によるＤＳＰでのバンクレジスタの設定を、メモリアド
レスのロードとメモリへの書き込み信号出力の２命令ス
テップにより実現できるので、ＤＳＰのメモリアクセス
頻度が高い場合にＤＳＰの処理速度を高速にすることが
可能となる。
によるＤＳＰでのバンクレジスタの設定を、メモリアド
レスのロードとメモリへの書き込み信号出力の２命令ス
テップにより実現できるので、ＤＳＰのメモリアクセス
頻度が高い場合にＤＳＰの処理速度を高速にすることが
可能となる。
【図１】本発明実施例の構成を表すブロック図である。
【図２】同実施例の処理フローを表す図である。
【図３】図１に示すアドレスデコード回路の一例を示す
図である。
図である。
【図４】図１に示すバンクレジスタ回路の一例を示す図
である。
である。
【図５】同実施例におけるメモリマッピングを示す図で
ある。
ある。
【図６】従来例におけるバンクレジスタ設定回路の構成
を表す図である。
を表す図である。
【図７】従来例における処理フローを表す図である。
【図８】図６におけるアドレスデコード回路の一例を示
す図である。
す図である。
【図９】従来例におけるメモリマッピングを示す図であ
る。
る。
１０１ ディジタルシグナルプロセッサ １０２ アドレスデコード回路 １０３ バンクレジスタ
Claims (1)
- 【請求項１】 メモリアドレスおよびメモリへの書き込
み信号を出力するディジタルシグナルプロセッサと、前
記メモリアドレスの一部のビット信号と前記メモリ書き
込み信号とからバンクレジスタの設定を行うか否かの判
定をして、該バンクレジスタの設定信号を出力するアド
レスデコード回路とを具え、前記アドレスデコード回路
の出力信号と前記メモリアドレスの他の一部のビット信
号とによりバンクアドレスを設定することを特徴とする
バンクレジスタ設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23347593A JPH0793213A (ja) | 1993-09-20 | 1993-09-20 | バンクレジスタ設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23347593A JPH0793213A (ja) | 1993-09-20 | 1993-09-20 | バンクレジスタ設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793213A true JPH0793213A (ja) | 1995-04-07 |
Family
ID=16955603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23347593A Pending JPH0793213A (ja) | 1993-09-20 | 1993-09-20 | バンクレジスタ設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793213A (ja) |
-
1993
- 1993-09-20 JP JP23347593A patent/JPH0793213A/ja active Pending
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