JPH08314797A

JPH08314797A - メモリアクセス方式

Info

Publication number: JPH08314797A
Application number: JP12347695A
Authority: JP
Inventors: Koichi Kawano; 光一川野
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1995-05-23
Filing date: 1995-05-23
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】ＣＰＵが直接実行できるデータ形式と異なる
形式でデータが格納されたメモリに対して、ソフト的な
処理を介在させることなくアクセスできるようにする。【構成】ＣＰＵ１がアクセス要求を出力すると、アク
セス要求制御手段２が、そのアクセス要求がリード要求
かライト要求かを判断する。アクセス要求がリード要求
であれば、データ入出力制御手段４が、メモリ５内の該
当するアドレスから１バイトずつデータをリードする。
そのデータをエンディアン変換しデータ格納手段３に格
納する。ＣＰＵ１は、データ格納手段３内のデータをビ
ックエンディアンのデータであるものとしてリードす
る。一方、ＣＰＵ１からのアクセス要求がライト要求で
あれば、ＣＰＵ１が出力するビックエンディアンのデー
タはデータ格納手段３に格納される。データ入出力制御
手段４は、このデータをエンディアン変換しながら１バ
イトずつメモリ５に書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理システムのメ
モリアクセス方式に関し、特にＣＰＵが直接処理可能な
データ配列と異なるデータ配列でメモリ内にデータが格
納されているデータ処理システムにおけるメモリアクセ
ス方式に関する。

【０００２】

【従来の技術】ＣＰＵに各種処理を実行させるための命
令を格納するメモリには、そのＣＰＵが命令を実行し易
い形式でデータが格納されているとが望ましい。例え
ば、３２ビットのＣＰＵあれば、プログラムは３２ビッ
トでプログラミングされており、メモリにはＣＰＵが実
行する際のデータ配列と同じ配列のデータが３２ビット
単位で格納されているのが理想である。

【０００３】ところが、技術の進歩によりＣＰＵが３２
ビットになっても、従来から広く使用されているプログ
ラムを無駄にしないためには、８ビットや１６ビットの
ＣＰＵ用に作成されたプログラムを、３２ビットのＣＰ
Ｕでも実行させなければならない。そのため、データの
形式が異なる場合であっても実行できるようにする必要
がある。また、対応しているデータタイプの異なる複数
のＣＰＵで１つのメモリを共用する場合、いずれかのＣ
ＰＵでは、命令を実行する前にデータ形式を変換しなけ
ればならない。

【０００４】上記のように、ＣＰＵがデータ処理を行う
ためにメモリに格納されているデータを変換する必要が
生じる場合について以下に説明する。まず、データ配列
が異なる場合がある。一般的に、ＣＰＵが取り扱うデー
タには、ビックエンディアンとリトルエンディアンとの
２種類のデータ配列方式がある。ビックエンディアン
は、バイトアドレスの下位のデータがＭＳＢ（Most Sig
nificant Bit) となり、バイトアドレスの上位のデータ
がＬＳＢ（Least Significant Bit)となるデータであ
る。逆に、リトルエンディアンは、バイトアドレスの上
位のデータがＭＳＢとなり、バイトアドレスの下位のデ
ータがＬＳＢとなるデータである。ＣＰＵはビックエン
ディアンとリトルエンディアンとのどちらかに対応して
いる。なお、ＭＳＢは、位取り表記方における最大の重
みをもつビット位置であり、ＬＳＢは、最小の重みをも
つビット位置である。

【０００５】複数のＣＰＵが１つのメモリを共用してい
るデータ処理システムでは、それぞれのＣＰＵが対応し
ているデータ配列の方式が異なる場合がある。例えば、
２つのＣＰＵを有するコンピュータにおいて、１つのＣ
ＰＵがビックエンディアン対応であり、他の１つがリト
ルエンディアン対応の場合である。この時、共通メモリ
に格納されたデータがリトルエンディアンのデータであ
ると、リトルエンディアン対応のＣＰＵは共通メモリ内
のデータを直接実行することができるが、ビックエンデ
ィアン対応のＣＰＵは直接実行することができない。

【０００６】対応しているデータ配列と違う配列のデー
タをＣＰＵに実行させるには、エンディアン変換が必要
となる。このために、ＣＰＵにエンディアンの変換命令
を実行させるか、あるいは、エンディアンの変換命令が
用意されていない場合には、ソフト的なデータの並べ替
えを行う。

【０００７】次に、メモリの境界アドレス以外のアドレ
スにアクセスする場合にもデータの変換が必要である。
例えば、３２ビットのＣＰＵが、ダブルワードデータ
（３２ビット）の境界アドレス以外のアドレスにアクセ
スする場合である。この場合には、ダイナミックバスサ
イジングを行う必要がある。３２ビットのＣＰＵが、ダ
ブルワード単位でデータを管理しているメモリにアクセ
スする場合には、メモリ内のデータにアクセスすること
ができる境界アドレスは、ダブルワードごとの飛び飛び
のアドレスである。境界アドレスが「Ａ０，Ａ４，Ａ８
・・・」のメモリに対し、ダイナミックバスサイジング
機能を用いたＣＰＵが「Ａ１」からのダブルワード（ア
ドレスがＡ１〜Ａ４）のアクセス要求を出力すると、メ
モリ「Ａ０」からダブルワードと、「Ａ４」からダブル
ワードのデータが取り出される。そして、その中の「Ａ
１〜Ａ４」のデータがＣＰＵで実行される。これによ
り、境界アドレス以外のアドレスにも、ダブルワード単
位のアクセスをすることが可能となる。

【０００８】さらに、３２ビット対応のＣＰＵにバイト
単位の命令を実行させる際に、データの符号拡張が必要
な場合がある。データの符号拡張とは、バイトデータの
最上位ビット（符号ビット）が「０」か「１」かを判断
し、符号ビットが「０」の場合にはビット８〜ビット３
１を全て「０」にして、符号ビットが「１」の場合には
ビット８〜ビット３１を全て「１」にする処理である。
これにより、バイトデータの値がそのままダブルワード
データの値として置き換えられる。

【０００９】以上のように、メモリに格納されているデ
ータの形式が、ＣＰＵが対応しているデータ形式と異な
る場合には、様々なデータ形式の変換が行われている。

【００１０】

【発明が解決しようとする課題】しかし、エンディアン
変換が必要な場合、エンディアン変換を実行できるＣＰ
Ｕであっても、必ずエンディアン変換ができるとは限ら
ない。例えば、そのＣＰＵがエンディアン変換ができる
３２ビットのＣＰＵであっても、１６ビットデータのエ
ンディアン変換は１つの命令で実行できるが、８ビット
データのエンディアンの変換ができない場合がある。こ
の場合、８ビットデータにアクセスするには、ソフト的
にデータの並べ替えを行う必要がある。従って、場合に
よっては、エンディアン変換を実行できるＣＰＵであっ
てもソフト的にエンディアン変換を行わなければならな
い。

【００１１】また、ダイナミックバスサイジングが必要
な場合において、ＣＰＵがダイナミックバスサイジング
の機能を持たない場合がある。このようなＣＰＵが境界
アドレス以外のアドレスにアクセスするとバスエラーに
なってしまう。これを回避するには、データをバイト単
位でアクセスし、その後ソフト的にデータの並べ替えを
行う必要がある。

【００１２】さらに、符号拡張処理が必要な場合には、
符号ビットの判断と符号データの追加処理が行われる
が、これらの処理はソフト的に行われる場合が多い。以
上のように、ＣＰＵがデータを処理するためのデータ形
式と、メモリに格納されているデータ形式の違いによ
り、メモリアクセスの際に余分な処理が多く介在してし
まう。しかも、これらの処理の多くがソフト的な処理に
頼っていたため、アクセス速度の低下を招いているとい
う問題点があった。

【００１３】本発明はこのような点に鑑みてなされたも
のであり、ＣＰＵが直接実行できるデータ形式と異なる
形式でデータが格納されたメモリに対して、ソフト的な
処理を介在させることなくアクセスすることができるメ
モリアクセス方式を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明では上記課題を解
決するために、ＣＰＵが直接処理することができる実行
可能データのデータ配列と逆の配列のデータに対応した
メモリを有するデータ処理システムのメモリアクセス方
式において、前記実行可能データを、前記メモリの個々
のアドレスに対応して格納されているデータと同じサイ
ズのデータに分割して格納することができるデータ格納
手段と、前記ＣＰＵのアクセス要求がリード要求かライ
ト要求かを判別し、リード要求であれば、前記データ格
納手段内のデータが確定後、前記データ格納手段内のデ
ータを前記ＣＰＵに対して出力し、ライト要求であれ
ば、前記ＣＰＵが出力するデータを前記データ格納手段
へ格納するアクセス要求制御手段と、前記ＣＰＵからア
クセス要求が出力されると、要求されたアドレスからア
ドレスの値をカウントアップしながら前記メモリに対し
アクセスを行い、リード要求の場合には、前記メモリか
ら読み取ったデータのエンディアン変換を行いながら前
記データ格納手段へ格納し、ライト要求の場合には、前
記データ格納手段内のデータのエンディアン変換を行い
ながら前記メモリに書き込むデータ入出力制御手段と、
を有することを特徴とするメモリアクセス方式が提供さ
れる。

【００１５】

【作用】上記のような構成において、ＣＰＵからアクセ
ス要求が出力されるとアクセス要求制御手段が、リード
要求かライト要求かを判別する。リード要求であれば、
データ入出力制御手段が要求されたアドレスからアドレ
スをカウントアップしながらメモリに対しアクセスを行
い、メモリから読み取ったデータをエンディアン変換
し、データ格納手段へ格納する。アクセス要求手段は、
データ格納手段のデータが確定後、データ格納手段内の
データをＣＰＵに対して出力する。

【００１６】ＣＰＵが出力したアクセス要求がライト要
求であれば、アクセス要求制御手段は、ＣＰＵが出力す
るデータをデータ格納手段へ格納する。データ入出力制
御手段は、要求されたアドレスからアドレスをカウント
アップしながらメモリに対しアクセスを行い、データ格
納手段内のデータをエンディアン変換し、メモリに書き
込む。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の概略構成を示すブロック図であ
る。このシステムのＣＰＵ１は、ダブルワード（３２ビ
ット）のデータを処理することができる。一方、メモリ
５に格納されるデータは、１バイト（８ビット）ごとに
データが格納されている。さらにこのメモリ５には、Ｃ
ＰＵ１が処理できるデータの配列と逆のデータ配列のデ
ータが格納されている。この図では、ＣＰＵ１がビック
エンディアン対応であり、メモリ５はリトルエンディア
ン対応であるものとする。

【００１８】ＣＰＵ１とメモリ５との間には、データ格
納手段３が設けられている。データ格納手段３には、ダ
ブルワードのデータを格納するための記憶領域が設けら
れている。この記憶領域は、バイト単位に分割されてい
る。

【００１９】アクセス要求制御手段２は、ＣＰＵ１から
出力されるアクセス要求がリード要求か、あるいはライ
ト要求かを判別する。リード要求であれば、データ格納
手段３内のデータが確定した後に、ＣＰＵ１に対しその
データを出力する。ライト要求であれば、ＣＰＵ１が出
力するデータをデータ格納手段３に格納する。

【００２０】データ入出力制御手段４は、メモリに対し
てバイト単位のアクセスを行う。ＣＰＵ１からのアクセ
ス要求がリード要求であれば、要求されたメモリ５内の
アドレスから１バイトずつデータを読み出す。そして、
そのデータのエンディアン変換を行ってデータ格納手段
３に書き込む。アクセス要求がライト要求であれば、デ
ータ格納手段３のデータをエンディアン変換してメモリ
５に格納する。

【００２１】このような構成において、ＣＰＵ１がアク
セス要求を出力すると、アクセス要求制御手段２が、そ
のアクセス要求がリード要求かライト要求かを判断す
る。アクセス要求がダブルワードのリード要求であれ
ば、データ入出力制御手段４が、メモリ５内の該当する
アドレスから１バイトずつダブルワード分リードする。
そして、そのデータをエンディアン変換しデータ格納手
段３に格納する。ＣＰＵ１は、データ格納手段３内のデ
ータをビックエンディアンのデータであるものとしてリ
ードする。

【００２２】一方、ＣＰＵ１からのアクセス要求がライ
ト要求であれば、ＣＰＵ１が出力するビックエンディア
ンのデータはデータ格納手段３に格納される。データ入
出力制御手段４は、このデータをエンディアン変換しな
がら１バイトずつメモリ５に書き込む。

【００２３】このようにして、ＣＰＵ１がエンディアン
変換機能を有してなくとも、データ配列の異なるメモリ
５にアクセスすることができる。しかも、この際ソフト
的な処理を必要としない。さらに、データ入出力制御手
段４は、バイト単位でメモリ５にアクセスするため、Ｃ
ＰＵ１がダイナミックバスサイジングの機能を有してい
なくとも、境界アドレス以外にアドレスにアクセスをす
ることができる。

【００２４】図２は本発明を実施するためのシステム構
成を示す図である。このシステムは２つのＣＰＵ１０，
２０を有するマルチプロセッサシステムである。ＣＰＵ
１０は、ビックエンディアンに対応している。一方、Ｃ
ＰＵ２０は、リトルエンディアンに対応している。

【００２５】さらに、このシステムはリトルエンディア
ンに対応した共通メモリ３０を有している。ＣＰＵ２０
は、共通メモリ３０に直接接続されており、ＣＰＵ１０
は、データ形式変換回路４０を介して接続されている。
データ形式変換回路４０は、ＣＰＵ１０と共通メモリ３
０間で転送されるデータのエンディアン変換、およびダ
イナミックバスサイジングを行う。また、必要に応じて
符号拡張も行うことができる。

【００２６】図３はデータ形式変換回路の内部構成を示
す図である。データ形式変換回路４０内にはメモリ制御
回路４１が設けられている。このメモリ制御回路４１
が、ＣＰＵ１０がアクセス要求を出力した際のＣＰＵ１
０にアクセスさせるデータの制御、及び、共通メモリ３
０へのデータの入出力を制御する。

【００２７】ＣＰＵ１０とデータ形式変換回路４０の間
は、アドレスバス４４とデータバス４５とで接続されて
いる。さらに、データ形式変換回路４０内のメモリ制御
回路４１からＣＰＵ１０に対し、ウェイト信号ＷＡＩＴ
が出力されている。共通メモリ３０とＣＰＵ１０との間
も同様にアドレスバス４６とデータバス４７とで接続さ
れている。さらに、データ形式変換回路４０内のメモリ
制御回路４１から共通メモリ３０に対し、アウトプット
イネーブル信号ＯＥ、ライトイネーブル信号ＷＥ、およ
びチップセレクト信号ＣＳとが出力されている。これら
の信号は、出力が「０」の時に信号が「オン」である。

【００２８】データ形式変換回路４０内には、アドレス
レジスタ６０〜６６の７個のアドレスレジスタが設けら
れている。アドレスレジスタ６０は、メインのアドレス
レジスタである。アドレスレジスタ６０〜６６はアドレ
スバス４４に接続されている。

【００２９】アドレスレジスタ６１〜６６は、ＣＰＵ１
０が共通メモリ３０にアクセスする際に出力するアクセ
ス要求の種類に応じて使用される。アドレスレジスタ６
１は、ダブルワードのリード要求の際のアドレスが格納
される。アドレスレジスタ６２は、ワードのリード要求
の際のアドレスが格納される。アドレスレジスタ６３
は、バイトのリード要求の際のアドレスが格納される。
アドレスレジスタ６４は、ダブルワードのライト要求の
際のアドレスが格納される。アドレスレジスタ６５は、
ワードのライト要求の際のアドレスが格納される。アド
レスレジスタ６６は、バイトのライト要求の際のアドレ
スが格納される。さらに、メインのアドレスレジスタ６
０には、ＣＰＵ１０が出力するアドレスが常に格納され
る。

【００３０】アドレスレジスタ６１〜６６は、メモリ制
御回路４１に接続されている。メモリ制御回路４１は、
どのアドレスレジスタにアドレスが格納されたかを検出
することにより、アクセスの種類を判別することができ
る。一方、メインのアドレスレジスタ６０は加算器４３
を介して共通メモリ３０に対するアドレスを出力してい
る。加算器４３は、メモリ制御回路４１に制御されたカ
ウンタ４２の値を、メインのアドレスレジスタ６０の値
に加算する。

【００３１】また、ＣＰＵ１０とデータ形式変換回路４
０とを接続する３２ビットのデータバス４５は、データ
形式変換回路４０内で８ビットずつの４本バスに分岐し
て、それぞれのバスがデータレジスタ５０〜５３に接続
されている。ＣＰＵ１０から各データレジスタ内のデー
タを見た場合、データレジスタ５０が重みの大きいデー
タを格納するデータ領域であり、ＭＳＢを有する。ま
た、データレジスタ５３が重みの小さいデータを格納す
る領域であり、ＬＳＢを有する。各データレジスタ５０
〜５３は、データバス４７を介して共通メモリ３０に接
続されている。また、データレジスタ５０〜５３には、
メモリ制御回路４１からの制御信号により制御されてい
る。

【００３２】このような構成において、ＣＰＵ１０がア
ドレス「Ａｎ」からダブルワードのリード要求を出力し
た場合、まずアクセスすべきデータのアドレス「Ａｎ」
がアドレスレジスタ６１とメインのアドレスレジスタ６
０とに格納される。メモリ制御回路４１は、アドレスレ
ジスタ６１にアドレスが格納されたことにより、ダブル
ワードのリード要求であることを認識する。そこで、Ｃ
ＰＵ１０に対するウェイト信号ＷＡＩＴをアサートしＣ
ＰＵ１０を待機状態にするとともに、共通メモリ３０に
対するチップセレクト信号ＣＳとアウトプットイネーブ
ル信号ＯＥとをアサートする。

【００３３】なお、カウンタ４２の初期値は「０」であ
る。従って、この時点ではメインのアドレスレジスタの
値「Ａｎ」がアドレスバス４６に出力されており、共通
メモリ３０のアドレス「Ａｎ」に格納されているデータ
「Ｄｎ」がデータバス４７を介して出力される。メモリ
制御回路４１は、このときデータレジスタ５３を有効に
している。従って、データ「Ｄｎ」はデータレジスタ５
３にセットされる。

【００３４】データ「Ｄｎ」がセットされると、メモリ
制御回路４１は、チップセレクト信号ＣＳとアウトプッ
トイネーブル信号ＯＥとをネゲートするとともに、カウ
ンタ４２をインクリメントする。これにより、メインの
アドレスレジスタ６０内のアドレス「Ａｎ」にカウンタ
「１」の値が加算され、そのアドレス「Ａn+1 」がアド
レスバスに出力される。そして、再度、チップセレクト
信号ＣＳとアウトプットイネーブル信号ＯＥとをアサー
トする。この時、データレジスタ５２を有効にしてお
く。これにより、アドレス「Ａn+1 」のデータ「Ｄn+1
」が、データレジスタ５２にセットされる。以後、同
様にカウンタ４２をインクリメントしていくことによ
り、アドレス「Ａn+2 」のデータ「Ｄn+2 」がデータレ
ジスタ５１へ、アドレス「Ａn+3 」のデータ「Ｄn+3 」
がデータレジスタ５０へセットされる。

【００３５】メモリ制御回路４１は、全てのデータレジ
スタ５０〜５３にデータがセットされ、全てのデータが
確定すると、ウェイト信号ＷＡＩＴをネゲートする。こ
れによりＣＰＵ１０が、データバス４５を介してデータ
をリードする。この時、ＣＰＵ１０は、データレジスタ
５０に格納されているデータがアドレス「Ａｎ」のデー
タであり、データレジスタ５１に格納されているデータ
がアドレス「Ａn+1 」のデータであり、データレジスタ
５２に格納されているデータがアドレス「Ａn+2 」のデ
ータであり、データレジスタ５３に格納されているデー
タがアドレス「Ａn+3 」のデータであるものとしてデー
タをリードする。従って、ＣＰＵ１０からデータレジス
タ５０〜５３を見た場合、データが格納された時点で、
すでにビックエンディアンのデータに変換されている。

【００３６】図４はリード時のデータの流れを示す図で
ある。この例では、共通メモリ３０は「Ａ０」、「Ａ
４」、「Ａ８」・・・が境界のアドレスであり、アドレ
ス「Ａ０」〜「Ａ３」にはそれぞれデータ「Ｄ０」〜
「Ｄ３」が格納されているものとする。

【００３７】この状態において、ＣＰＵ１０から「Ａ
０」からダブルワードのリード要求が出力されると、デ
ータ「Ｄ０」はデータレジスタ５３にセットされ、デー
タ「Ｄ１」はデータレジスタ５２にセットされ、データ
「Ｄ２」はデータレジスタ５１にセットされ、データ
「Ｄ３」はデータレジスタ５０にセットされる。セット
されたデータは、ＣＰＵ１０にリードされる。この際、
ＣＰＵ１０は、データ「Ｄ３」がアドレス「Ａ０」のデ
ータであり、データ「Ｄ２」がアドレス「Ａ１」のデー
タであり、データ「Ｄ１」がアドレス「Ａ２」のデータ
であり、データ「Ｄ０」がアドレス「Ａ３」のデータで
あるものとしてリードする。従って、ＣＰＵ１０は、ビ
ッグエンディアンとしてデータレジスタ５０〜５３内の
データをアクセスすることができる。

【００３８】ところで図３において、共通メモリ３０に
対するアクセスは、加算器４３によりアドレスの値をイ
ンクリメントしながらバイト単位でアクセスしている。
そのため、ＣＰＵ１０がリード要求を出力する際のアド
レスは、境界アドレスである必要はない。つまり、デー
タの境界アドレスが「Ａ０」、「Ａ４」、「Ａ８」、
「Ａ１２」・・・の場合にも、「Ａ１」や「Ａ２」のア
ドレスからダブルワードのアクセスが可能となる。従っ
て、ＣＰＵ１０自身がダイナミックバスサイジング機能
を有してる必要はない。

【００３９】また、上記の例ではダブルワードのリード
要求の場合の例について説明したが、ワードのリードの
場合、データレジスタにおいて符号拡張を行うことがで
きる。ワードのリードの際に符号拡張を行うには、デー
タレジスタ５２にデータがセットされると、メモリ制御
回路４１がセットされたデータの符号ビットを判断す
る。符号ビットが「０」であれば、データレジスタ５
０、５１内の全てのビットを「０」にする。符号ビット
が「１」であれば、データレジスタ５０、５１内の全て
のビットを「１」にする。これにより符号拡張を容易に
行うことができる。なお、バイトのリードにおいても同
様に符号拡張を行うことができる。この符号拡張を行う
かどうかは、メモリ制御回路４１内に設けられたレジス
タの値により切り換えることができる。

【００４０】次に図３に示す構成において、ＣＰＵ１０
がライト要求を出力した場合について説明する。ＣＰＵ
１０がダブルワードのライト要求を出力すると、その際
のアドレス「Ａｎ」がメインのアドレスレジスタ６０と
アドレスレジスタ６４にセットされる。同時に、ＣＰＵ
１０が出力するダブルワードデータが、データレジスタ
５０〜５３にセットされる。

【００４１】メモリ制御回路４１は、アドレスレジスタ
６４にアドレスがセットされたことからダブルワードの
ライト要求であることを認識し、共通メモリ３０に対す
るチップセレクト信号ＣＳとライトイネーブル信号ＷＥ
とをアサートする。これにより、データレジスタ５３内
のデータが「Ａｎ」に格納される。

【００４２】データがアドレス「Ａｎ」に格納される
と、チップセレクト信号ＣＳとライトイネーブル信号Ｗ
Ｅとをネゲートしカウンタ４２をインクリメントする。
そして、再度、チップセレクト信号ＣＳとライトイネー
ブル信号ＷＥとをアサートする。この動作を繰り返すこ
とにより、データレジスタ５０〜５３内のデータが全て
共通メモリ３０に格納される。

【００４３】なお、データのライト時においてもリード
時と同様に、メインのアドレスレジスタ６０にセットさ
れるアドレス「Ａｎ」は、データの境界のアドレスある
必要はない。従って、ダイナミックバスサイジングを行
うことができる。

【００４４】このようにして、ソフト的に処理をするこ
となく、エンディアン変換、ダイナミックバスサイジン
グ、及び符号拡張を行うことができる。従って、メモリ
内のデータが、ＣＰＵが直接処理することができるデー
タ形式と異なるデータ形式であっても、高速にアクセス
することが可能となる。この結果、種類の異なる複数の
ＣＰＵが１つのメモリを共用する場合であっても、それ
ぞれのＣＰＵから高速にメモリアクセスをすることがで
きる。

【００４５】なお、上記の説明では、ＣＰＵがビックエ
ンディアン対応でありメモリがリトルエンディアン対応
である場合の例を説明したが、ＣＰＵがリトルエンディ
アン対応でありメモリがビックエンディアン対応である
場合にも同様に実施することができる。この場合、リー
ド要求が出力されると、メモリ内のデータを、データレ
ジスタ内の重みの大きい領域から順に格納する。ライト
要求が出力されると、データレジスタ内の重みの大きい
領域のデータから順にメモリに書き込む。

【００４６】また、上記のデータ形式変換回路４０で
は、アドレスレジスタを７個有しているが、最低限メイ
ンのアドレスレジスタ６０があればよい。この場合、他
のアドレスレジスタに入力されるアドレスは、メモリ制
御回路４１に直接入力する。メモリ制御回路４１は直接
入力されたアドレスから、そのアクセス要求の種類を判
別する。

【００４７】

【発明の効果】以上説明したように本発明では、ＣＰＵ
がメモリ内のデータをアクセスする場合には、アクセス
要求制御手段が、ＣＰＵのアクセスをデータ格納手段に
対し行わせるとともに、データ入出力制御手段が、アド
レスの値をカウントアップしながらメモリにアクセス
し、エンディアン変換を行いながらデータ格納手段とメ
モリとの間のデータの入出力を行うようにしたため、ソ
フト的な処理を介在させずに、エンディアン変換やダイ
ナミックバスサイジング等のデータ形式の変換ができる
ようになる。この結果、データ形式の異なるメモリに対
するアクセス時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の概略構成を示すブロック図である。

【図２】本発明を実施するためのシステム構成を示す図
である。

【図３】データ形式変換回路の内部構成を示す図であ
る。

【図４】リード時のデータの流れを示す図である。

【符号の説明】

１ＣＰＵ２アクセス要求制御手段３データ格納手段４データ入出力制御手段５メモリ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵが直接処理することができる実行
可能データのデータ配列と逆の配列のデータに対応した
メモリを有するデータ処理システムのメモリアクセス方
式において、前記実行可能データを、前記メモリの個々のアドレスに
対応して格納されているデータと同じサイズのデータに
分割して格納することができるデータ格納手段と、前記ＣＰＵのアクセス要求がリード要求かライト要求か
を判別し、リード要求であれば、前記データ格納手段内
のデータが確定後、前記データ格納手段内のデータを前
記ＣＰＵに対して出力し、ライト要求であれば、前記Ｃ
ＰＵが出力するデータを前記データ格納手段へ格納する
アクセス要求制御手段と、前記ＣＰＵからアクセス要求が出力されると、要求され
たアドレスからアドレスの値をカウントアップしながら
前記メモリに対しアクセスを行い、リード要求の場合に
は、前記メモリから読み取ったデータのエンディアン変
換を行いながら前記データ格納手段へ格納し、ライト要
求の場合には、前記データ格納手段内のデータのエンデ
ィアン変換を行いながら前記メモリに書き込むデータ入
出力制御手段と、を有することを特徴とするメモリアクセス方式。
【請求項２】前記データ入出力制御手段は、リード要
求の場合には、前記メモリから読み取ったデータを前記
データ格納手段内の重みの小さい領域から順に格納する
ことにより、リトルエンディアンからビックエンディア
ンにデータ配列を変換し、ライト要求の場合には、前記
データ格納手段内の重みの小さい領域のデータから順に
前記メモリに書き込むことにより、ビックエンディアン
からリトルエンディアンにデータ配列を変換することを
特徴とする請求項１記載のメモリアクセス方式。
【請求項３】前記データ入出力制御手段は、リード要
求の場合には、前記メモリから読み取ったデータを前記
データ格納手段内の重みの大きい領域から順に格納する
ことにより、ビックエンディアンからリトルエンディア
ンにデータ配列を変換し、ライト要求の場合には、前記
データ格納手段内の重みの大きい領域のデータから順に
前記メモリに書き込むことにより、リトルエンディアン
からビックエンディアンにデータ配列を変換することを
特徴とする請求項１記載のメモリアクセス方式。
【請求項４】前記データ入出力制御手段は、前記ＣＰ
Ｕが実行できる最大のサイズよりも小さいサイズのデー
タが前記データ格納手段に格納された場合には、前記デ
ータ格納手段内のデータに対し符号拡張を行うことを特
徴とする請求項１記載のメモリアクセス方式。