JPH0793359B2

JPH0793359B2 - 半導体集積回路装置

Info

Publication number: JPH0793359B2
Application number: JP1303805A
Authority: JP
Inventors: 務梅津; 清次渡辺; 孝西郷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-11-22
Filing date: 1989-11-22
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: JPH03163850A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は半導体集積回路装置に係わり、特にクロック
信号等のように装置の随所に供給される信号を伝播する
信号線を有する半導体集積回路装置に関する。

（従来の技術）クロック信号等のように装置の随所に供給される信号を
伝播する信号線を有する半導体集積回路装置としては、
例えばスタンダードセル方式やゲートアレイ方式による
セミカスタム半導体集積回路装置等が、従来知られてい
る。

そのような従来の半導体集積回路装置のパターン平面図
を第７図に示す。この第７図に示すパターン平面をもつ
半導体集積回路装置は、特願昭62−213545に添付の明細
書および図面に開示されているものである。

第７図について説明すると、50は、ICチップ本体であ
り、このチップ本体50内には、複数のスタンダードセル
が配列された複数のセル行51が設けられている。これら
のセル行51内には、セル行間で一直線状となるような位
置に信号接続用セル52がそれぞれ配置されている。そし
て、これら信号接続用セル52は、配線幅の太いセル間配
線53を介して相互に接続されている。また、チップ本体
50の周囲には、I/Oセル54が複数設けられており、これ
らのI/Oセル54のうち、54Aはクロック信号が入力される
クロックドライバー・セルである。このクロックドライ
バー・セル54Aには、上記セル間配線53が接続されてい
る。

以上のような半導体集積回路装置の構成であれば、クロ
ックドライバー・セル54Aから出力されるクロック信号
を伝播するセル間配線53が、（１）配線抵抗が無視できるような広い幅を有するこ
と。

（２）信号接続セル52が一直線状に配置されることに
よって、チップ内で最小の配線長が得られること。

により、セル間配線53の容量を低減することができ、各
セル行51に入るクロック信号、特に各増幅器55の入力端
に入るクロック信号の、それぞれの到達時間をほぼ等し
くできる。

したがって、各セル行51におけるクロック信号の位相の
ずれの発生が抑制され、クロック信号が伝播される信号
線の末端部における波形のなまりも低減され、クロック
スキュー等の問題が解決される。

さらに加えて、第７図に示す装置では、上記信号接続用
セル52内に、増幅器55が設けられている。この増幅器55
の入力端はセル間配線53に接続され、一方、出力端はセ
ル行配線56に接続されている。こうすることで、各セル
行51に供給されるクロック信号のセル駆動能力をいっそ
う向上させることが可能である。

さて、この増幅器55の負荷容量は、セル行51ごとのフリ
ップフロップの数（ファンアウト）、およびセル行配線
56の配線長とによって決定される。

ところが、フリップフロップの数（ファンアウト）は、
セル行51ごとにそれぞれ異なっていることが通例であ
り、また、セル行配線56の配線長も、フリップフロップ
の数、あるいはその配列状態によって、セル行51ごとに
異なっている。

したがって、増幅器55の負荷容量は、セル行51ごとに異
なったものとなってくる。

このように増幅器55の負荷容量がセル行55ごとに異なれ
ば、今度は各増幅器55の各出力端で、クロック信号に位
相差を生じるようになる。

結果的に、各増幅器55の各出力端で生じた位相差は、新
たなクロックスキューの要因となる。

（発明が解決しようとする課題）この発明は上記のような点に鑑みて為されたもので、特
に信号接続用セル内に増幅器が設けられている場合、こ
の増幅器の出力端で発生するクロック信号の位相差を低
減させ、クロックスキューの問題をいっそう軽減できる
半導体集積回路装置を提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明に係る半導体集積回路装置は、スタンダードセ
ルを配置するためのセル行群と、セル行の複数に設けら
れ、これら複数のセル行間で一直線状に配列された、増
幅器が内蔵されている信号接続用セル群と、複数のセル
行それぞれの、信号接続用セルからみて右辺となる位置
に設けられ、複数のセル行間で一直線状に配列された第
１の負荷容量調整用セル群と、複数のセル行それぞれ
の、信号接続用セルからみて左辺となる位置に設けら
れ、複数のセル行間で一直線状に配列された第２の負荷
容量調整用セル群と、複数のセル行ごとに設けられ、第
１の負荷容量調整用セルから第２の負荷容量調整用セル
まで配線されて複数のセル行どうして配線長か互いに統
一されている、信号接続用セルの出力に接続されるセル
行配線群と、複数のセル行の第１の負荷容量調整用セル
群と第２の負荷容量調整用セル群との間に設けられ、セ
ル行配線に接続された複数のスタンダードセルとを具備
し、第１、第２の負荷容量調整用セル群を構成する負荷
容量調整用セルにはそれぞれ、ファンアウトに対応して
定められる単位容量を各負荷容量調整用セルごとに整数
倍した負荷容量が設定され、信号接続用セルからみた右
辺の負荷容量、および信号接続用セルからみた左辺の負
荷容量が、複数のセル行ごとに各々等しく設定されてい
ることを特徴としている。

また、他の態様では、負荷容量調整用セルは、スタンダ
ードセルの入力ゲートと同一の構造の容量用絶縁ゲート
型FET部を有し、この容量用絶縁ゲート型FET部における
ゲート長を、スタンダードセルの入力ゲートを構成する
絶縁ゲート型FETのゲート長の整数倍とすることで、フ
ァンアウトに対応した単位容量が設定されていることを
特徴としている。

（作用）上記構成を有する半導体集積回路装置であると、各信号
接続用セルの出力端につく負荷容量をそれぞれ、信号接
続用セルが設けられているセル行間で互いに等しくする
ことができる。これにより、各信号接続用セルから出力
される各信号に、クロックスキューが発生することを防
止できる。

また、上記構成を有する半導体集積回路装置では、負荷
容量調節用セルに、ファンアウトに対応する単位容量が
設定されており、この単位容量を整数倍する、という簡
便な方式にて、負荷容量を調節することができる。

しかも、この負荷容量の調節は、セル行配線の配線長が
複数のセル行間で互いに統一されているために、負荷調
整用セルに設定されている単位容量を、ファンアウト数
に応じて整数倍するだけで、ファンアウト数に応じた容
量とセル行配線自体の容量とが同時に調節できたことに
なり、高精度である。

また、負荷容量の調節は、ファンアウト数に応じて整数
倍するだけで良いために、負荷容量調整用セルに、スタ
ンダードセルの入力ゲートと同一の構造の容量用絶縁ゲ
ート型FET部を持たせ、この容量用絶縁ゲートFET部にお
けるゲート長を、スタンダードセルの入力ゲートを構成
する絶縁ゲート型FETのゲート長の整数倍とすること
で、ファンアウトに対応した単位容量を設定することも
でき、より簡便に行なうこともできる。

（実施例）以下、図面を参照してこの発明の実施例に係わる半導体
集積回路装置について説明する。

第１図は、この発明の第１の実施例に係わる半導体集積
回路装置の構成を示す平面図である。第１図において、
10は、ICチップ本体であり、このチップ本体10内には、
複数のスタンダードセルが配列された複数のセル行11
（11A〜11D）が設けられている。これらのセル行11A〜1
1D内には、各セル行間で、それぞれ一直線状となるよう
な位置に信号接続セル12が配置されている。そして、こ
れら信号接続セル12は、配線抵抗が無視できるような配
線幅の広いセル間配線13を介して相互に接続されてい
る。また、チップ本体10の周囲には、I/Oセル14が複数
設けられており、これらのI/Oセル14のうち、14Aはクロ
ック信号が入力されるクロックドライバー・セルであ
る。このクロックドライバー・セル14Aには、上記セル
間配線13が接続されている。上記信号接続セル12内に
は、増幅器15が設けられている。この増幅器15の入力端
はセル間配線13に接続され、一方、出力端はセル行配線
16に接続されている。

さらに、セル行11A〜11D中には、容量成分を構成するこ
とを目的とした負荷容量調整用セル17AR〜17DR、17AL〜
17DLが設けられている。

そして、負荷容量調整用セル17AR〜17DR、17AL〜17DL
は、各セル行内で、セル行配線16によって増幅器15の出
力端にそれぞれ接続されている。

これら負荷容量調整用セル17AR〜17DR、17AL〜17DLは、
セル行11A〜11Dの容量を、おのおの等しくするために設
けられているものであり、セル行11A〜11Dの容量が全て
等しくなれば、増幅器15の負荷容量を全て等しいものと
することができる。

よって、特に増幅器15の出力端で発生するクロック信号
の位相差がほとんどなくなり、クロックスキューの問題
をいっそう軽減させることが可能となる。

また、この発明では、負荷容量調整用セル17AR〜17DR、
17AL〜17DLの容量は、幾つかの基本となる単位容量を持
つように構成されている。

このように、負荷容量調整用セル17AR〜17DR、17AL〜17
DLの容量に、基本となる幾つかの単位容量を持たせれ
ば、半導体集積回路装置の設計が簡単になる。

次に、負荷容量調整用セル17AR〜17DR、17AL〜17DLによ
る負荷容量調節の一例について説明する。

セル行11A〜11Dの容量を、おのおの等しくするための一
手法としては、増幅器15の出力端からみた、右辺のフリ
ップフロップの数（ファンアウト）と、左辺のフリップ
プロップの数とを、それぞれ揃えればよい。

例えば増幅器15を中心として、セル行11A〜11Dの右辺に
最大のファンアウトを持つセル行は、ファンアウト１の
セル行11B、および11Dである。そこで、他のセル行11A
および11Cがファンアウト１となるように、容量がファ
ンアウト１に相当する負荷容量調整用セル17AR、17CRを
組み込む。

また、セル行11Bおよび11Dには、容量がファンアウト０
に相当する負荷容量調整用セル17BR、17DRを組み込む。

このようにして、セル行11A〜11Dの右辺を、全てファン
アウト１を揃える。

同様の操作を、セル行11A〜11Dの左辺についても行な
う。

例えば増幅器15を中心として、セル行11A〜11Dの左辺に
最大のファンアウトを持つセル行は、ファンアウト２の
セル行11A、および11Dである。そこで、他のセル行11B
には、容量がファンアウト２に相当する負荷容量調整用
セル17BLを、また、セル行11Cには、容量がファンアウ
ト１に相当する負荷容量調整用セル17CLを組み込む。

また、セル行11Aおよび11Dには、容量がファンアウト０
に相当する負荷容量調整用セル17AL、17DLを組み込め
ば、セル行11A〜11Dの左辺を、全てのファンアウト２に
揃えることができる。

よって、各セル行11A〜11Dは、全てファンアウト３とな
り、フリップフロップの数による容量は、全て等しくな
る。

さらに、負荷容量調整用セル17AL〜17DL、17AR〜17DR
は、各セル行の、例えば最端部に配置されることによっ
て、各セル行11A〜11Dのセル行配線16の長さが、全て等
しくなり、配線長による容量も全て等しくできる。

次に、負荷容量調整用セル17AL〜17DL、17AR〜17DRの構
造について第２図ないし第４図を参照して説明する。

第２図は、ファンアウト１に相当する負荷容量調整用セ
ル17AR、17CR、17BLの構成を示す平面図である。第２図
に示すように、負荷容量調整用セルは、Ｐチャネル型MO
SFET20Pと、Ｎチャネル型MOSFET20Nとから成っており、
両者に跨がってゲート電極21が形成されている。この構
造は、セル行配線16に接続されている、例えばフリップ
フロップの入力ゲートの構造と同じになっている。

このように、負荷容量調整用セルの構造を、例えばフリ
ップフロップの入力ゲートの構造と同じとすることで、
フリップフロップのゲート容量と、負荷容量調整用セル
のゲート容量とを等しくすることができ、ファンアウト
が同じと見なせるようになる。

例えばゲート長Ｌ、ゲート幅ＷのCMOS型インバータをフ
リップフロップの入力ゲートに用いた場合には、これと
同じのゲート長Ｌ、ゲート幅Ｗの負荷容量調整用セル
（第２図に図示）が、ファンアウト１に相当する負荷容
量調整用セルとなる。

また、ファンアウト２に相当する負荷容量調整用セルを
得るには、第３図の平面図に示すようにゲート電極21が
２倍のゲート長、すなわち2Lのゲート長をもつように構
成すればよい。

同様に、ファンアウト０に相当する負荷容量調整用セル
を得るためには、第４図の平面図に示すようにゲート電
極21を形成しなければよい。

しかしこの場合、セル行配線16は、ファンアウト０に相
当する負荷容量調整用セルを形成しても、負荷容量調整
用セルの配置領域までは延在させる。このようにセル行
配線16を、上記配置領域まで延在させることで、セル行
配線16の配線長は、各セル行11A〜11Dで、それぞれ全て
統一される。

このように、この発明に係わる第１の実施例装置である
と、セル行11A〜11Dに、それぞれ負荷容量調整用セル17
AR〜17DR、17AL〜17DLを組み込むことにより、全てのセ
ル行11A〜11Dのファンアウトを揃えることができる。

さらに、負荷容量調整用セル17AR〜17DR、17AL〜17DL
を、各セル行の、例えば最端部に配置することで、各セ
ル行配線16の配線長も、全てのセル行11A〜11Dで、同じ
とすることができる。

これらのことから、増幅器15の負荷容量は、各々の増幅
器15において、それぞれ等しいものとなり、出力端にお
けるクロック信号の位相差の発生が抑制され、クロック
スキューの問題がいっそう軽減される。

ところで、上記第１の実施例装置では、負荷容量調整用
セル17AR〜17DR、17AL〜17DLを、各セル行の、例えば最
端部に配置することで、セル行配線16の配線長を等しく
した。

しかし、配線長の長さを統一する手段は、何も最端部に
配置されるだけではない。

例えば各セル行中、増幅器12の出力端に接続されるスタ
ンダードセルのうち、前記出力端とセル行配線との接続
点から、最も遠い位置にあるスタンダードセルの外側に
上記調整用セルの一つを配置する。そして、残りの調整
用セルを、これに合わせた位置にそれぞれ配置すること
でも、上記配線長を統一できる。

次に、そのような例を第２の実施例として、第５図を参
照して説明する。第５図において、第１図と同一の部分
には、同一の参照符号を付し、重複する説明は避ける。

第５図に示すように、増幅器12の出力端と、セル行配線
16との接続点（以後、便宜上ノードａと称す）から、図
中右側で、ノードａに接続され、最短距離に位置するス
タンダードセルを持つセル行は11Aである。ノードａか
ら、最短距離に位置するスタンダードセルまでの配線長
をl1として図示する。一方、ノードａに接続され、最長
距離に位置するスタンダードセルを持つセル行は11D
で、同様に配線長をl2として示す。従来装置では、セル
行配線の配線長は、セル行11Aでl1、セル行11Dでl2とな
り、それぞれ異なっていた。

この点を本発明では、セル行11D中において、負荷容量
調整用セル17DRを、配線長l2をもって配置されるスタン
ダードセルより、さらに外側に配置する。結果的に、セ
ル行配線16は、上記調整用セル17DRの配置領域まで延在
され、配線長が上記配線長l2よりも長い、LRとなる。そ
して、残りの上記調整用セル17AR〜17CRは、ノードａか
らの配線長がLRとなるように、上記調整用セル17DRの位
置に合わせ、配置する。

こうすることで、ノードａからみて、右側のセル行配線
16の配線長は、全てLRに統一される。この場合、各セル
行中において、スタンダードセルが、例えば自動配置配
線設計によって任意な位置に配置されること等、種々の
設計事由により、必ずしもセル行の最端部に配置され
る、ということはない。例えば図中23に示すセル行16中
の領域には、上記クロック信号とは異なる信号を入力す
るスタンダードセルが配置される。

同様の操作を、ノードａから左側についても行なう。簡
便に示すと、ノードａからの、最短の配線長はセル行11Cにあってl3、最長の配線長はセル行11Aにあってl4、よって、負荷記調整用セル11ALは、セル行11A内で、配
線長l4をもって配置されるスタンダードセルの外側に位
置するように配置する。そして、セル行配線16を、ここ
まで延在させ、配線長がLLとなるようにする。残りの上
記調整用セル17BL〜17DLは、ノードａからの配線長LLと
なるように、上記調整用セル17ALの位置に合わせ、配置
する。

このように、セル行中、ノードａに接続されるスタンダ
ードセルを任意な位置に配置し、このスタンダードセル
に合わせ、上記調整用もセル行中、任意な位置に配置さ
れてもよい。そして、最長のセル行配線の配線長（図中
では、LRとLL）に、他のセル行配線の配線長を、それぞ
れ揃えても良い。

次に、第６図を参照して、この発明の第３の実施例に係
わる半導体集積回路装置について説明する。第６図は、
第３の実施例装置の平面図であり、第１図と同一の部分
については同一の参照符号を付し、重複する説明は避け
る。

第３の実施例装置の特徴は、増幅器15の出力端同士を、
さらに配線18で接続した点にある。このように増幅器15
の出力端同士が接続されることにより、増幅器15内にお
ける容量のばらつきを相殺でき、いっそうのクロックの
位相差の発生を抑制できる点にある。

このような半導体集積回路装置でも、この発明にかかる
負荷容量調節用セルを、各セル行11A〜11D内に組み込む
ことで、いっそうのクロックの位相差の発生を抑制で
き、クロックスキューの問題を軽減できる。

尚、上記第１〜第３の実施例において、負荷容量調整セ
ルには、基本単位として、ファンアウト０、１、２のも
のが用意されたが、もちろん、これ以外のものを用意し
てもよい。例えば、３、４、あるいはそれ以上のもの、
さらに整数でなくとも、0.5、1.5のような少数点以下に
数値をもつ負荷容量調整セルを、複数個用意しても構わ
ない。

また、上記第１〜第３の実施例では、増幅器15の出力端
と、セル行配線16との接続点からみた右辺、左辺の容量
が互いに異なっている。

しかしできれば、上記接続点からみた左右両辺のファン
アウトは等しく、かつセル行配線16の配線長も等しいほ
うが、より望ましい。

だが、このような半導体集積回路装置を設計することは
大変困難なものであり、実用的には、左右両辺のファン
アウトができるかぎり等しく、また、セル行配線16の配
線長もできるかぎり等しくなるような配慮が為されれば
よい。

［発明の効果］以上説明したように、この発明によれば、特に信号接続
用セル内に増幅器が設けられている場合、この増幅器の
出力端で発生するクロック信号の位相差が低減され、ク
ロックスキューの問題がいっそう軽減できる半導体集積
回路装置が提供される。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わる半導体集積回
路装置の平面図、第２図ないし第４図は負荷容量調整用
セルの構造を示す平面図、第５図はこの発明の第２の実
施例に係わる半導体集積回路装置の平面図、第６図はこ
の発明の第３の実施例に係わる半導体集積回路装置の平
面図、第７図は従来の半導体集積回路装置の平面図であ
る。 10……チップ本体、11A〜11D……セル行、12……信号接
続用セル、13……セル間配線、14……入出力回路、15…
…増幅器、16……セル行配線、17AL〜DL、17AR〜17DR…
…負荷調整用セル。

フロントページの続き (72)発明者西郷孝神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (56)参考文献特開昭63−293941（ＪＰ，Ａ) 特開平１−196137（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】スタンダードセルを配置するためのセル行
群と、前記セル行の複数に設けられ、これら複数のセル行間で
一直線状に配列された、増幅器が内蔵されている信号接
続用セル群と、前記複数のセル行それぞれの、前記信号接続用セルから
みて右辺となる位置に設けられ、前記複数のセル行間で
一直線状に配列された第１の負荷容量調整用セル群と、前記複数のセル行それぞれの、前記信号接続用セルから
みて左辺となる位置に設けられ、前記複数のセル行間で
一直線状に配列された第２の負荷容量調整用セル群と、前記複数のセル行ごとに設けられ、第１の負荷容量調整
用セルから第２の負荷容量調整用セルまで配線されて前
記複数のセル行どうしで配線長が互いに統一されてい
る、前記信号接続用セルの出力に接続されるセル行配線
群と、前記複数のセル行の前記第１の負荷容量調整用セル群と
前記第２の負荷容量調整用セル群との間に設けられ、セ
ル行配線に接続された複数のスタンダードセルとを具備
し、前記第１、第２の負荷容量調整用セル群を構成する負荷
容量調整用セルにはそれぞれ、ファンアウトに対応して
定められる単位容量を前記各負荷容量調整用セルごとに
整数倍した負荷容量が設定され、前記信号接続用セルか
らみた右辺の負荷容量、および前記信号接続用セルから
みた左辺の負荷容量が、前記複数のセル行ごとに各々等
しく設定されていることを特徴とする半導体集積回路装
置。
【請求項２】前記負荷容量調整用セルは、前記スタンダ
ードセルの入力ゲートと同一の構造の容量用絶縁ゲート
型FET部を有し、この容量用絶縁ゲート型FET部における
ゲート長を、前記スタンダードセルの入力ゲートを構成
する絶縁ゲート型FETのゲート長の整数倍とすること
で、前記ファンアウトに対応した単位容量が設定されて
いることを特徴とする請求項（１）に記載の半導体集積
回路装置。