JPH0793379B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH0793379B2 JPH0793379B2 JP62100510A JP10051087A JPH0793379B2 JP H0793379 B2 JPH0793379 B2 JP H0793379B2 JP 62100510 A JP62100510 A JP 62100510A JP 10051087 A JP10051087 A JP 10051087A JP H0793379 B2 JPH0793379 B2 JP H0793379B2
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- channel transistor
- transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型半導体装置の製造方法に関し、特に高抵
抗素子を具備するＣ−MOSスタティックRAM半導体装置の
製造方法に関する。
抗素子を具備するＣ−MOSスタティックRAM半導体装置の
製造方法に関する。
従来、高抵抗素子を具備するＣ−MOSスタティックRAMの
製造方法では、Ｎ−ch及びＰ−chトランジスタ素子をそ
れぞれ形成したのち多結晶シリコン素子を形成するのが
一般的な手法であった。第２図（ａ）〜（ｅ）に、従来
法による、製造方法の一例を示す。
製造方法では、Ｎ−ch及びＰ−chトランジスタ素子をそ
れぞれ形成したのち多結晶シリコン素子を形成するのが
一般的な手法であった。第２図（ａ）〜（ｅ）に、従来
法による、製造方法の一例を示す。
第２図（ａ）に示すように、Ｐ型半導体基板101に、Ｎ
ウェル102を形成する。しかる後、素子分離用のフィー
ルド酸化膜103及びゲート酸化膜104を形成する。次に、
所望の部位に埋込みコンタクト105を形成し、Ｎ−chト
ランジスタ用ゲート多結晶シリコン電極107（ａ）,107
（ｂ）及びＰ−chトランジスタ用ゲート多結晶シリコン
電極107（ｃ）を形成する。この、ゲート多結晶シリコ
ン電極には、リン不純物を含有した多結晶シリコンを成
長させるか、あるいは、リン拡散を行なうことにより低
抵抗化を図ってある。これにより、N+リン拡散層106
が、埋込みコンタクト105の領域に形成されている。
ウェル102を形成する。しかる後、素子分離用のフィー
ルド酸化膜103及びゲート酸化膜104を形成する。次に、
所望の部位に埋込みコンタクト105を形成し、Ｎ−chト
ランジスタ用ゲート多結晶シリコン電極107（ａ）,107
（ｂ）及びＰ−chトランジスタ用ゲート多結晶シリコン
電極107（ｃ）を形成する。この、ゲート多結晶シリコ
ン電極には、リン不純物を含有した多結晶シリコンを成
長させるか、あるいは、リン拡散を行なうことにより低
抵抗化を図ってある。これにより、N+リン拡散層106
が、埋込みコンタクト105の領域に形成されている。
次に、第２図（ｂ）に示すように、Ｐ−chトランジスタ
領域をフォトレジスト108で被覆したのち、Ｎ−chトラ
ンジスタのソース及びドレイン領域にN+ヒ素拡散層109
をイオン注入法により形成する。その後N+ヒ素拡散層10
9の活性化のために、1100℃程度の高温中で第１の熱処
理を行なう。
領域をフォトレジスト108で被覆したのち、Ｎ−chトラ
ンジスタのソース及びドレイン領域にN+ヒ素拡散層109
をイオン注入法により形成する。その後N+ヒ素拡散層10
9の活性化のために、1100℃程度の高温中で第１の熱処
理を行なう。
次に、第２図（ｃ）に示すように、Ｎ−chトランジスタ
領域をフォトレジスト110で被覆したのちＰ−chトラン
ジスタのソース及びドレイ領域にP+ホウ素拡散層111を
イオン注入法により形成する。このように、P+ホウ素拡
散層111をN+ヒ素拡散層109の後工程に形成するのは、N+
ヒ素拡散層の活性化のための高温熱処理により、P+ホウ
素拡散層の拡散長が著しく増大するのを避けるたけであ
る。
領域をフォトレジスト110で被覆したのちＰ−chトラン
ジスタのソース及びドレイ領域にP+ホウ素拡散層111を
イオン注入法により形成する。このように、P+ホウ素拡
散層111をN+ヒ素拡散層109の後工程に形成するのは、N+
ヒ素拡散層の活性化のための高温熱処理により、P+ホウ
素拡散層の拡散長が著しく増大するのを避けるたけであ
る。
次に、第２図（ｄ）に示すように、半導体基板全面に第
１層間絶縁膜112を形成し、リフローのための第２の熱
処理を施し所定の部位に高抵抗多結晶シリコン層と、ゲ
ート電極との接合をとるための抵抗多結晶シリコンコン
タクト113を選択的に形成する。しかる後、半導体基板
全面に、高抵抗多結晶シリコン層114を形成し、高抵抗
素子をフォトレジスト115をマスクに選択的に形成す
る。
１層間絶縁膜112を形成し、リフローのための第２の熱
処理を施し所定の部位に高抵抗多結晶シリコン層と、ゲ
ート電極との接合をとるための抵抗多結晶シリコンコン
タクト113を選択的に形成する。しかる後、半導体基板
全面に、高抵抗多結晶シリコン層114を形成し、高抵抗
素子をフォトレジスト115をマスクに選択的に形成す
る。
最後に、第２図（ｅ）に示すように、半導体基板全面に
第２層間絶縁膜116を形成し、リフローのための第３の
熱処理を行なう。次に選択的にコンタクト開孔部117を
形成し、アルミニウム配線電極118を形成して完了す
る。
第２層間絶縁膜116を形成し、リフローのための第３の
熱処理を行なう。次に選択的にコンタクト開孔部117を
形成し、アルミニウム配線電極118を形成して完了す
る。
上述した従来のＣ−MOSスタティックRAMの製造方法で
は、Ｐ−chトランジスタのソース及びドレイン領域のP+
ホウ素拡散層を形成するためのイオン注入を高抵抗素子
形成以前に行なう。従って、第１・第２層間絶縁膜リフ
ロー時の第２・第３の熱処理の影響を受け、P+ホウ素拡
散長が増大し、Ｐ−chトランジスタ特性の悪化、特にパ
ンチスルー現象を誘発する。又P+ホウ素拡散長の増大に
ともない。ゲート電極とソース・ドレイン拡散との重な
り容量が増加し、信号伝達速度の鈍化が問題になる。
は、Ｐ−chトランジスタのソース及びドレイン領域のP+
ホウ素拡散層を形成するためのイオン注入を高抵抗素子
形成以前に行なう。従って、第１・第２層間絶縁膜リフ
ロー時の第２・第３の熱処理の影響を受け、P+ホウ素拡
散長が増大し、Ｐ−chトランジスタ特性の悪化、特にパ
ンチスルー現象を誘発する。又P+ホウ素拡散長の増大に
ともない。ゲート電極とソース・ドレイン拡散との重な
り容量が増加し、信号伝達速度の鈍化が問題になる。
本発明の目的は、MOS型スタテイックRAMの製造方法にお
いて問題である。Ｐ−chトランジスタの特性の悪化、特
にパンチスルー現象を誘発させることなく、又P+ホウ素
拡散長の増大にともないゲート電極とソース・ドレイン
拡散との重なり容量が増加し、信号伝達速度の鈍化する
のを防ぐことができるMOS型半導体装置の製造方法を提
供することにある。
いて問題である。Ｐ−chトランジスタの特性の悪化、特
にパンチスルー現象を誘発させることなく、又P+ホウ素
拡散長の増大にともないゲート電極とソース・ドレイン
拡散との重なり容量が増加し、信号伝達速度の鈍化する
のを防ぐことができるMOS型半導体装置の製造方法を提
供することにある。
本発明のMOS型半導体装置の製造方法は、高抵抗素子を
有するMOS型スタティックRAMの製造方法において、Ｎチ
ャネルトランジスタ及びＰチャネルトランジスタ用のゲ
ート電極を半導体基板上の所定の箇所に形成する工程
と、前記Ｎチャネルトランジスタのソース・ドレイン領
域形成のために選択的にＮチャネル領域にＮ型不純物イ
オン注入を行ない、第１の熱処理を行なう工程と、前記
半導体基板全面に第１の絶縁膜を形成し第２の熱処理を
行なう工程と、前記Ｎチャネルトランジスタ上の所望の
箇所の前記第１の絶縁膜を選択的に除去し第１の開孔部
を形成する工程と、前記第１の開孔部のすくなくとも一
部を被覆るように高抵抗素子用の多結晶シリコン層を選
択的に形成する工程と、前記多結晶シリコン層をマスク
にして前記第１の絶縁膜をエッチバックして前記Ｎチャ
ネルトランジスタ及び前記Ｐチャネルトランジスタゲー
ト電極側壁に前記第１の絶縁膜を残存させる工程と、前
記Ｐチャネルトランジスタゲート電極及び前記残存膜を
マスクにして選択的にＰチャネル領域にＰ型不純物イオ
ン注入を行なう工程と、前記半導体基板全面に第２の絶
縁膜を形成し第３の熱処理を行なう工程と、前記半導体
基板の所望の箇所にコンタクト開孔部及び金属配線層を
それぞれ選択的に形成する工程とを含んで構成される。
有するMOS型スタティックRAMの製造方法において、Ｎチ
ャネルトランジスタ及びＰチャネルトランジスタ用のゲ
ート電極を半導体基板上の所定の箇所に形成する工程
と、前記Ｎチャネルトランジスタのソース・ドレイン領
域形成のために選択的にＮチャネル領域にＮ型不純物イ
オン注入を行ない、第１の熱処理を行なう工程と、前記
半導体基板全面に第１の絶縁膜を形成し第２の熱処理を
行なう工程と、前記Ｎチャネルトランジスタ上の所望の
箇所の前記第１の絶縁膜を選択的に除去し第１の開孔部
を形成する工程と、前記第１の開孔部のすくなくとも一
部を被覆るように高抵抗素子用の多結晶シリコン層を選
択的に形成する工程と、前記多結晶シリコン層をマスク
にして前記第１の絶縁膜をエッチバックして前記Ｎチャ
ネルトランジスタ及び前記Ｐチャネルトランジスタゲー
ト電極側壁に前記第１の絶縁膜を残存させる工程と、前
記Ｐチャネルトランジスタゲート電極及び前記残存膜を
マスクにして選択的にＰチャネル領域にＰ型不純物イオ
ン注入を行なう工程と、前記半導体基板全面に第２の絶
縁膜を形成し第３の熱処理を行なう工程と、前記半導体
基板の所望の箇所にコンタクト開孔部及び金属配線層を
それぞれ選択的に形成する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は、本発明の一実施例を説明する
ために工程順に示した半導体素子の断面図である。
ために工程順に示した半導体素子の断面図である。
まず、第１図（ａ）に示すように、Ｐ型半導体基板１上
に、Ｎウェル２及び、素子分離用のフィールド酸化膜3,
ゲート酸化膜４を形成する。又、特定の領域に、選択的
に埋込みコンタクト５を開孔したのち、半導体基板全面
に、ゲート電極形成用の多結晶シリコン層を形成し、低
抵抗化のための不純物拡散，例えば、リン拡散を行な
う。これにより埋込みコンタクト５の領域にN+リン拡散
層６が形成される。その後、フォトレジスト法により選
択的にＮ−cnゲート多結晶シリコン電極７（ａ）,7
（ｂ）及びＰ−chゲート多結晶シリコン電極７（ｃ）を
形成する。
に、Ｎウェル２及び、素子分離用のフィールド酸化膜3,
ゲート酸化膜４を形成する。又、特定の領域に、選択的
に埋込みコンタクト５を開孔したのち、半導体基板全面
に、ゲート電極形成用の多結晶シリコン層を形成し、低
抵抗化のための不純物拡散，例えば、リン拡散を行な
う。これにより埋込みコンタクト５の領域にN+リン拡散
層６が形成される。その後、フォトレジスト法により選
択的にＮ−cnゲート多結晶シリコン電極７（ａ）,7
（ｂ）及びＰ−chゲート多結晶シリコン電極７（ｃ）を
形成する。
次に、第１図（ｂ）に示すように、Ｐ−chトランジスタ
領域をフォトレジスト８で被覆して、Ｎ−chトランジス
タのソース及びドレイン領域にイオン注入を行なうこと
により、N+ヒ素拡散層９を形成する。この後、N+ヒ素拡
散層９の活性化のための第１の高温熱処理を行なう。
領域をフォトレジスト８で被覆して、Ｎ−chトランジス
タのソース及びドレイン領域にイオン注入を行なうこと
により、N+ヒ素拡散層９を形成する。この後、N+ヒ素拡
散層９の活性化のための第１の高温熱処理を行なう。
次に、第１図（ｃ）に示すように、第１層間絶縁膜10を
半導体基板全面に成長したのち、リフローのために第２
の熱処理を施す、その後、所定の箇所に選択的に抵抗多
結晶シリコンコンタクト開孔部11を形成する。しかる
後、半導体基板全面に高抵抗多結晶シリコン層12を形成
する。次に、高抵抗素子形成領域にフォトレジスト13を
設け、まづ、等方性エッチングにより高抵抗多結晶シリ
コン層12の選択除去を行ない、さらに、異方性エッチン
グによりエッチバックして下地の第１層間絶縁膜10を、
ゲート電極７（ａ）,7（ｂ）,7（ｃ）の側壁及び、高抵
抗素子の下部にのみ存在するように選択除去する。
半導体基板全面に成長したのち、リフローのために第２
の熱処理を施す、その後、所定の箇所に選択的に抵抗多
結晶シリコンコンタクト開孔部11を形成する。しかる
後、半導体基板全面に高抵抗多結晶シリコン層12を形成
する。次に、高抵抗素子形成領域にフォトレジスト13を
設け、まづ、等方性エッチングにより高抵抗多結晶シリ
コン層12の選択除去を行ない、さらに、異方性エッチン
グによりエッチバックして下地の第１層間絶縁膜10を、
ゲート電極７（ａ）,7（ｂ）,7（ｃ）の側壁及び、高抵
抗素子の下部にのみ存在するように選択除去する。
次に、第１図（ｄ）に示すように、Ｎ−chトランジスタ
領域をフォトレジスト14で被覆して、Ｐ−chトランジス
タのソース・ドレイン領域にイオン注入法によりP+ホウ
素拡散層15を形成する。このとき、Ｐ−chトランジスタ
では、前工程で形成したゲート多結晶シリコン電極側壁
の絶縁膜10（ｃ）に対して自己整合的にホウ素イオン注
入が行なわれる。
領域をフォトレジスト14で被覆して、Ｐ−chトランジス
タのソース・ドレイン領域にイオン注入法によりP+ホウ
素拡散層15を形成する。このとき、Ｐ−chトランジスタ
では、前工程で形成したゲート多結晶シリコン電極側壁
の絶縁膜10（ｃ）に対して自己整合的にホウ素イオン注
入が行なわれる。
最後に、第１図（ｅ）に示すように、半導体基板全面に
第２層間絶縁膜16を形成したのち、リフローのための第
３の熱処理を施す。しかしながら、本発明においては、
前工程で、ゲート多結晶シリコン電極側壁に、絶縁膜10
（ａ）,10（ｂ）,10（ｃ）をエッチバック法により形成
しているためゲート多結晶シリコン電極の段差傾斜は、
かなりゆるやかである。このため、第２層間絶縁膜のリ
フローには、従来法ほど長く熱処理を施す必要がなく、
Ｐ−chトランジスタのP+ホウ素拡散層の拡散長の増大を
充分に抑制することができる。次に、フォトレジスト法
により、コンタクト開孔部17を選択的に形成したのち、
アルミニウム配線電極18を形成することにより完了す
る。
第２層間絶縁膜16を形成したのち、リフローのための第
３の熱処理を施す。しかしながら、本発明においては、
前工程で、ゲート多結晶シリコン電極側壁に、絶縁膜10
（ａ）,10（ｂ）,10（ｃ）をエッチバック法により形成
しているためゲート多結晶シリコン電極の段差傾斜は、
かなりゆるやかである。このため、第２層間絶縁膜のリ
フローには、従来法ほど長く熱処理を施す必要がなく、
Ｐ−chトランジスタのP+ホウ素拡散層の拡散長の増大を
充分に抑制することができる。次に、フォトレジスト法
により、コンタクト開孔部17を選択的に形成したのち、
アルミニウム配線電極18を形成することにより完了す
る。
前述の実施例では、Ｐ−chトランジスタのソース・ドレ
イン形成工程をもって本発明における実施例としたが、
もちろん、Ｎ−chトランジスタのソース・ドレイン形成
工程や、あるいは、オフセット構造を利用した高耐圧ト
ランジスタの形成にも効果的である。
イン形成工程をもって本発明における実施例としたが、
もちろん、Ｎ−chトランジスタのソース・ドレイン形成
工程や、あるいは、オフセット構造を利用した高耐圧ト
ランジスタの形成にも効果的である。
又、前述の実施例では、Ｐ型半導体基板上に形成した例
であるが、Ｎ型半導体基板上にＰウェルを形成し、これ
に本発明による手法を用いても本発明による効果は何ら
損うことはない。
であるが、Ｎ型半導体基板上にＰウェルを形成し、これ
に本発明による手法を用いても本発明による効果は何ら
損うことはない。
〔発明の効果〕 以上説明したように本発明では、Ｐ−chトランジスタの
ソース・ドレイン領域形成前に、極力，高温熱処理工程
を行ない、また、Ｐ−chトランジスタのソース・ドレイ
ン形成後の熱処理は充分に軽減されている。
ソース・ドレイン領域形成前に、極力，高温熱処理工程
を行ない、また、Ｐ−chトランジスタのソース・ドレイ
ン形成後の熱処理は充分に軽減されている。
すなわち、Ｐ−chトランジスタ形成前にＮ−chトランジ
スタのソース・ドレイン領域及び、高抵抗素子の形成を
終えてしまっているため、これらに付随する高温熱処理
を、P+ホウ素拡散層は全く受けない。
スタのソース・ドレイン領域及び、高抵抗素子の形成を
終えてしまっているため、これらに付随する高温熱処理
を、P+ホウ素拡散層は全く受けない。
さらに、Ｐ−chトランジスタは、ゲート多結晶シリコン
電極側壁の絶縁膜に対して自己整合的にソース・ドレイ
ン形成用のホウ素イオン注入が行なわれ、これによりあ
らかじめゲート多結晶シリコン電極に対して、オフセッ
トに構成されているP+ホウ素拡散層は、第２層間絶縁膜
のリフロー時の熱処理により、ほど良く拡散され、オフ
セットは消滅する。
電極側壁の絶縁膜に対して自己整合的にソース・ドレイ
ン形成用のホウ素イオン注入が行なわれ、これによりあ
らかじめゲート多結晶シリコン電極に対して、オフセッ
トに構成されているP+ホウ素拡散層は、第２層間絶縁膜
のリフロー時の熱処理により、ほど良く拡散され、オフ
セットは消滅する。
このように本発明では、Ｐ−chトランジスタソース・ド
レイン領域のP+ホウ素拡散層の受ける熱処理を極力回避
しているばかりでなく、ホウ素イオン注入において、ゲ
ート多結晶シリコン電極側壁の第１層間絶縁膜からなる
側壁がマスクとなり、あらかじめオフセット構造にして
いて、その後の熱処理を利用して整合性を図っているた
め、Ｐ−chトランジスタのパンチスルー化や、重なり容
量の増大による応答速度の鈍化等の問題がさけられるこ
とになる。
レイン領域のP+ホウ素拡散層の受ける熱処理を極力回避
しているばかりでなく、ホウ素イオン注入において、ゲ
ート多結晶シリコン電極側壁の第１層間絶縁膜からなる
側壁がマスクとなり、あらかじめオフセット構造にして
いて、その後の熱処理を利用して整合性を図っているた
め、Ｐ−chトランジスタのパンチスルー化や、重なり容
量の増大による応答速度の鈍化等の問題がさけられるこ
とになる。
第１図（ａ）〜（ｅ）は、本発明の一実施例を説明する
ために工程順に示した半導体素子の縦断面図、第２図
（ａ）〜（ｅ）は、従来のMOS型半導体装置の製造方法
の一例を説明するために工程順に示した半導体素子の縦
断面図である。 1,101……Ｐ型半導体基板、2,102……Ｎウェル、3,103
……フィールド酸化膜、4,104……ゲート酸化膜、5,105
……埋込みコンタクト、6,106……N+リン拡散層、７
（ａ）,7（ｂ）,107（ａ）,107（ｂ）……Ｎ−chゲート
多結晶シリコン電極、７（ｃ）,107（ｃ）……Ｐ−chゲ
ート多結晶シリコン電極、8,13,14,108,110,115……フ
ォトレジスト、9,109……N+ヒ素拡散層、15,111……P+
ホウ素拡散層、10,112……第１層間絶縁膜、11,113……
抵抗多結晶シリコンコンタクト開孔部、12,114……高抵
抗多結晶シリコン層、16,116……第２層間絶縁膜、17,1
17……コンタクト開孔部、18,118……アルミニウム配線
電極。
ために工程順に示した半導体素子の縦断面図、第２図
（ａ）〜（ｅ）は、従来のMOS型半導体装置の製造方法
の一例を説明するために工程順に示した半導体素子の縦
断面図である。 1,101……Ｐ型半導体基板、2,102……Ｎウェル、3,103
……フィールド酸化膜、4,104……ゲート酸化膜、5,105
……埋込みコンタクト、6,106……N+リン拡散層、７
（ａ）,7（ｂ）,107（ａ）,107（ｂ）……Ｎ−chゲート
多結晶シリコン電極、７（ｃ）,107（ｃ）……Ｐ−chゲ
ート多結晶シリコン電極、8,13,14,108,110,115……フ
ォトレジスト、9,109……N+ヒ素拡散層、15,111……P+
ホウ素拡散層、10,112……第１層間絶縁膜、11,113……
抵抗多結晶シリコンコンタクト開孔部、12,114……高抵
抗多結晶シリコン層、16,116……第２層間絶縁膜、17,1
17……コンタクト開孔部、18,118……アルミニウム配線
電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11
Claims (1)
- 【請求項１】高抵抗素子を有するMOS型スタティックRAM
の製造方法において、Ｎチャネルトランジスタ及びＰチ
ャネルトランジスタ用のゲート電極を半導体基板上の所
定の箇所に形成する工程と、前記Ｎチャネルトランジス
タのソース・ドレイン領域形成のために選択的にＮチャ
ネル領域にＮ型不純物イオン注入を行ない、第１の熱処
理を行なう工程と、前記半導体基板全面に第１の絶縁膜
を形成し第２の熱処理を行なう工程と、前記Ｎチャネル
トランジスタ上の所望の箇所の前記第１の絶縁膜を選択
的に除去し第１の開孔部を形成する工程と、前記第１の
開孔部のすくなくとも一部を被覆るように高抵抗素子用
の多結晶シリコン層を選択的に形成する工程と、前記多
結晶シリコ層をマスクにして前記第１の絶縁膜をエッチ
バックして前記Ｎチャネルトランジスタ及び前記Ｐチャ
ネルトランジスタゲート電極側壁に前記第１の絶縁膜を
残存させる工程と、前記Ｐチャネルトランジスタゲート
電極及び前記残存膜をマスクにして選択的にＰチャネル
領域にＰ型不純物イオン注入を行なう工程と、前記半導
体基板全面に第２の絶縁膜を形成し第３の熱処理を行な
う工程と、前記半導体基板の所望の箇所にコンタクト開
孔部及び金属配線層をそれぞれ選択的に形成する工程と
を含むことを特徴とするMOS型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100510A JPH0793379B2 (ja) | 1987-04-22 | 1987-04-22 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100510A JPH0793379B2 (ja) | 1987-04-22 | 1987-04-22 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263759A JPS63263759A (ja) | 1988-10-31 |
| JPH0793379B2 true JPH0793379B2 (ja) | 1995-10-09 |
Family
ID=14275946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100510A Expired - Lifetime JPH0793379B2 (ja) | 1987-04-22 | 1987-04-22 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793379B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972759A (ja) * | 1982-10-20 | 1984-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59182554A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-04-22 JP JP62100510A patent/JPH0793379B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263759A (ja) | 1988-10-31 |
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