JPH0793411B2 - 電荷増幅用半導体装置 - Google Patents
電荷増幅用半導体装置Info
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- JPH0793411B2 JPH0793411B2 JP64000740A JP74089A JPH0793411B2 JP H0793411 B2 JPH0793411 B2 JP H0793411B2 JP 64000740 A JP64000740 A JP 64000740A JP 74089 A JP74089 A JP 74089A JP H0793411 B2 JPH0793411 B2 JP H0793411B2
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- Solid State Image Pick-Up Elements (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷増幅用半導体装置に関するもので、例えば
フォトダイオードや接合型電荷転送素子とモノリシック
に集積された半導体装置に使用される。
フォトダイオードや接合型電荷転送素子とモノリシック
に集積された半導体装置に使用される。
フォトダイオードの出力増幅部として、あるいは接合型
電荷転送素子の出力部として、第４図のような電荷増幅
回路が用いられる。図示の通り、入力電荷はｐチャネル
接合型FET（ｐ−FET）Q1のゲートQ1に入力され、ここ
で、電圧変換されて増幅される。また、ｐ−FETQ1のゲ
ートG1に接続された節点Ｔにはｎチャネル接合型FET
（ｎ−FET）Q2のドレインD2が接続されており、このｎ
−FETQ2のゲートG2には周期的にパルスが与えられる。
従って、ｎ−FETQ2はONになっているときに、節点Ｔの
入力電荷をリセットすることになる。
電荷転送素子の出力部として、第４図のような電荷増幅
回路が用いられる。図示の通り、入力電荷はｐチャネル
接合型FET（ｐ−FET）Q1のゲートQ1に入力され、ここ
で、電圧変換されて増幅される。また、ｐ−FETQ1のゲ
ートG1に接続された節点Ｔにはｎチャネル接合型FET
（ｎ−FET）Q2のドレインD2が接続されており、このｎ
−FETQ2のゲートG2には周期的にパルスが与えられる。
従って、ｎ−FETQ2はONになっているときに、節点Ｔの
入力電荷をリセットすることになる。
電荷増幅用のｐ−FETQ1は、例えば第５図のように半導
体基板上で実現される。同図（ａ）はその平面図であ
り、同図（ｂ）はＡ−Ａ線断面図である。図示の通り、
ｐ型基板10にはｐ型アイソレーソョン領域11に囲まれた
ｎ型島領域12が形成され、このｎ型島領域12にはｐ型ソ
ース領域21、ｐ型ドレイン領域31およびｎ型ゲート領域
41が形成されている。ｎ型ゲート領域41の直下にはn+型
埋込層60が形成され、このn+型埋込層60はオーミックコ
ンタクト用のn+型領域61に接続されている。そして、ｐ
型領域51がチャネルとして機能するようになっている。
体基板上で実現される。同図（ａ）はその平面図であ
り、同図（ｂ）はＡ−Ａ線断面図である。図示の通り、
ｐ型基板10にはｐ型アイソレーソョン領域11に囲まれた
ｎ型島領域12が形成され、このｎ型島領域12にはｐ型ソ
ース領域21、ｐ型ドレイン領域31およびｎ型ゲート領域
41が形成されている。ｎ型ゲート領域41の直下にはn+型
埋込層60が形成され、このn+型埋込層60はオーミックコ
ンタクト用のn+型領域61に接続されている。そして、ｐ
型領域51がチャネルとして機能するようになっている。
一方、リセット用のｎ−FETQ2は、例えば第６図のよう
に半導体基板上で実現される。同図（ａ）はその平面図
であり、同図（ｂ）はＡ−Ａ線断面図である。図示の通
り、ｐ型アイソレーソョン領域11に囲まれたｎ型島領域
12にはn+型ソース領域22、n+型ドレイン領域32およびｐ
型ゲート領域42が形成されている。そして、ｐ型ゲート
領域42の直下のｎ型島領域12がチャネルとして機能す
る。
に半導体基板上で実現される。同図（ａ）はその平面図
であり、同図（ｂ）はＡ−Ａ線断面図である。図示の通
り、ｐ型アイソレーソョン領域11に囲まれたｎ型島領域
12にはn+型ソース領域22、n+型ドレイン領域32およびｐ
型ゲート領域42が形成されている。そして、ｐ型ゲート
領域42の直下のｎ型島領域12がチャネルとして機能す
る。
このような電荷増幅回路は、例えば第７図のように接合
型電荷転送素子（Ｊ−CCD）と組み合せて用いられる。
すなわち、ｎ型島領域12にはｎ−FETQ2を構成するn+型
ソース領域22、n+型ドレイン領域32およびｐ型ゲート領
域42の他に、ｐ型領域91,92が形成されている。ｐ型領
域91は接合型電荷転送素子の出力ゲートOGとして働き、
ｐ型領域92は転送ゲートとして働き転送クロックφが与
えられる。そして、ｐ−FETQ1のゲートG1とｎ−FETG2の
ソースS2との間の接続は、Alなどによる配線93によって
実現されている。
型電荷転送素子（Ｊ−CCD）と組み合せて用いられる。
すなわち、ｎ型島領域12にはｎ−FETQ2を構成するn+型
ソース領域22、n+型ドレイン領域32およびｐ型ゲート領
域42の他に、ｐ型領域91,92が形成されている。ｐ型領
域91は接合型電荷転送素子の出力ゲートOGとして働き、
ｐ型領域92は転送ゲートとして働き転送クロックφが与
えられる。そして、ｐ−FETQ1のゲートG1とｎ−FETG2の
ソースS2との間の接続は、Alなどによる配線93によって
実現されている。
しかしながら、このような従来技術では、第４図に点線
で示した寄生（flowting diffusion）容量Cfdが大きく
なるという問題があった。これを、第８図により説明す
る。同図中に点線で示した寄生容量のうち、CLはAl配線
93により生じるもの、C1〜C3はｎ−FETQ2が形成される
ｎ型島領域12において生じるもの、CgsおよびCgdはｐ−
FETQ1のゲート・ソース間およびゲート・ドレイン間に
おいて生じるもの、Csubはｐ−FETQ1とｐ型基板10との
間で生じるものである。
で示した寄生（flowting diffusion）容量Cfdが大きく
なるという問題があった。これを、第８図により説明す
る。同図中に点線で示した寄生容量のうち、CLはAl配線
93により生じるもの、C1〜C3はｎ−FETQ2が形成される
ｎ型島領域12において生じるもの、CgsおよびCgdはｐ−
FETQ1のゲート・ソース間およびゲート・ドレイン間に
おいて生じるもの、Csubはｐ−FETQ1とｐ型基板10との
間で生じるものである。
これら寄生容量の生成により第４図の寄生容量Cfdが増
大すると、電荷増幅回路の電荷電圧変換利得が低くな
り、また周期的なリセットに伴なうKTCノイズも大きく
なってしまう。具体的には、第７図の構成において、ｎ
−FETQ2のn+型ソース領域22の信号電荷の変化（Δｑ）
に対してｐ−FETQ1は電荷増幅素子として働くので、出
力Voutの電圧変化ΔＶは ΔＶ＝Ｋ・Δq/CT となる。すると、このＫは定数であるので、ｎ−FETQ2
のn+型ソース領域22につながる全容量CTが寄生容量CL,C
sub等によって増加すれば、それだけ利得は低下するこ
とになる。
大すると、電荷増幅回路の電荷電圧変換利得が低くな
り、また周期的なリセットに伴なうKTCノイズも大きく
なってしまう。具体的には、第７図の構成において、ｎ
−FETQ2のn+型ソース領域22の信号電荷の変化（Δｑ）
に対してｐ−FETQ1は電荷増幅素子として働くので、出
力Voutの電圧変化ΔＶは ΔＶ＝Ｋ・Δq/CT となる。すると、このＫは定数であるので、ｎ−FETQ2
のn+型ソース領域22につながる全容量CTが寄生容量CL,C
sub等によって増加すれば、それだけ利得は低下するこ
とになる。
そこで本発明は、電荷電圧変換利得の増大と、S/N比の
改善を同時に達成できる電荷増幅用半導体装置を提供す
ることを目的とする。
改善を同時に達成できる電荷増幅用半導体装置を提供す
ることを目的とする。
本発明に係る電荷増幅用半導体装置は、入力電荷を電圧
に変換する電荷増幅用のｐチャネル接合型FETと、入力
電荷をリセットするリセット用のｎチャネル接合型FET
が、アイソレーソョン領域に囲まれた同一の島領域に形
成されていることを特徴とする。ここで島領域には入力
電荷を供給するフォトダイオードや接合型電荷転送素子
がモノリシックに集積されていてもよい。
に変換する電荷増幅用のｐチャネル接合型FETと、入力
電荷をリセットするリセット用のｎチャネル接合型FET
が、アイソレーソョン領域に囲まれた同一の島領域に形
成されていることを特徴とする。ここで島領域には入力
電荷を供給するフォトダイオードや接合型電荷転送素子
がモノリシックに集積されていてもよい。
本発明によれば、電荷増幅用のｐチャネル接合型FETと
リセット用のｎチャネル接合型FETは同一の島領域に形
成したため、配線に伴なう寄生容量をなくすことがで
き、かつ基板とゲート領域の間の寄生容量も少なくでき
る。
リセット用のｎチャネル接合型FETは同一の島領域に形
成したため、配線に伴なう寄生容量をなくすことがで
き、かつ基板とゲート領域の間の寄生容量も少なくでき
る。
以下、添付図面を参照して、本発明の実施例を説明す
る。
る。
第１図は第１実施例に係る電荷増幅素子の要部を示し、
同図（ａ）は平面図、同図（ｂ）はそのＡ−Ａ線断面図
である。図示の通り、ｐ型アイソレーソョン領域11で囲
まれた単一のｎ型島領域12には、電荷増幅用のｐ−FETQ
1構成するｐ型ソース領域21,p型ドレイン領域31,n型ゲ
ート領域41,チャネルとしてのｐ型領域51およびn+型埋
込層60が形成されると共に、リセット用のｎ−FETQ2構
成するn+型ドレイン領域32およびｐ型ゲート領域42が形
成されている。このため、ｐ−FETQ1のゲートG1とｎ−F
ETQ2のソースS2をつなぐAl等の配線が不要なので、第８
図にCLで示した配線容量が全くなくなっている。また、
ｐ−FETQ1およびｎ−FETQ2は同一のｎ型島領域12に形成
されているので、ｐ型基板10との間の寄生容量（第８図
中のC1とCsub）が同一になり、合計の容量値を低減でき
る。このため、第４図にCfdとして示した容量が低減さ
れるので、高い電荷電圧変換利得とS/N比の改善を同時
に達成できる。
同図（ａ）は平面図、同図（ｂ）はそのＡ−Ａ線断面図
である。図示の通り、ｐ型アイソレーソョン領域11で囲
まれた単一のｎ型島領域12には、電荷増幅用のｐ−FETQ
1構成するｐ型ソース領域21,p型ドレイン領域31,n型ゲ
ート領域41,チャネルとしてのｐ型領域51およびn+型埋
込層60が形成されると共に、リセット用のｎ−FETQ2構
成するn+型ドレイン領域32およびｐ型ゲート領域42が形
成されている。このため、ｐ−FETQ1のゲートG1とｎ−F
ETQ2のソースS2をつなぐAl等の配線が不要なので、第８
図にCLで示した配線容量が全くなくなっている。また、
ｐ−FETQ1およびｎ−FETQ2は同一のｎ型島領域12に形成
されているので、ｐ型基板10との間の寄生容量（第８図
中のC1とCsub）が同一になり、合計の容量値を低減でき
る。このため、第４図にCfdとして示した容量が低減さ
れるので、高い電荷電圧変換利得とS/N比の改善を同時
に達成できる。
第２図は第２実施例に係る接合型電荷転送素子の出力部
を示し、同図（ａ）は平面図、同図（ｂ）はA1−A1線断
面図、同図（ｃ）はA2−A2線断面図である。この実施例
においても、電荷増幅用のｐ−FETQ1リセット用のｎ−F
ETQ2が同一のｎ型島領域12に形成されている。そして、
このｎ型島領域12には出力ゲートOGとして働くｐ型領域
91と、転送クロックφが与えられるｐ型領域92も形成さ
れている。従って、第１実施例と同様に、容量低減によ
る利得増大とS/N比の改善が可能になっている。
を示し、同図（ａ）は平面図、同図（ｂ）はA1−A1線断
面図、同図（ｃ）はA2−A2線断面図である。この実施例
においても、電荷増幅用のｐ−FETQ1リセット用のｎ−F
ETQ2が同一のｎ型島領域12に形成されている。そして、
このｎ型島領域12には出力ゲートOGとして働くｐ型領域
91と、転送クロックφが与えられるｐ型領域92も形成さ
れている。従って、第１実施例と同様に、容量低減によ
る利得増大とS/N比の改善が可能になっている。
第３図（ａ），（ｂ）は第２実施例に係る接合型電荷転
送素子の出力部の一部を変更した素子の平面図である。
同図（ａ）は第２図の構造において、ｐ−FETQ1の向き
を90゜だけ変えたもので、同図（ｂ）はｐ−FETQ1のｐ
型ドレイン領域31をｐ型アイソレーソョン領域11と共通
したものである。これらの素子においても、電荷増幅用
のｐ−FETQ1とリセット用のｎ−FETQ2は同一の型島領域
12に形成されるので、寄生容量を小さくできる。
送素子の出力部の一部を変更した素子の平面図である。
同図（ａ）は第２図の構造において、ｐ−FETQ1の向き
を90゜だけ変えたもので、同図（ｂ）はｐ−FETQ1のｐ
型ドレイン領域31をｐ型アイソレーソョン領域11と共通
したものである。これらの素子においても、電荷増幅用
のｐ−FETQ1とリセット用のｎ−FETQ2は同一の型島領域
12に形成されるので、寄生容量を小さくできる。
以上、詳細に説明した通り本発明では、電荷増幅用のｐ
チャネル接合型FETとリセット用のｎチャネル接合型FET
は同一の島領域に形成したため、配線に伴なう寄生容量
（CL）をなくすことができ、かつ基板とゲート領域の間
の寄生容量（C1,Csub）も少なくできる。このため、電
荷電圧変換利得の増大とS/Nの改善を同時に達成できる
電荷増幅用半導体装置を提供できる。
チャネル接合型FETとリセット用のｎチャネル接合型FET
は同一の島領域に形成したため、配線に伴なう寄生容量
（CL）をなくすことができ、かつ基板とゲート領域の間
の寄生容量（C1,Csub）も少なくできる。このため、電
荷電圧変換利得の増大とS/Nの改善を同時に達成できる
電荷増幅用半導体装置を提供できる。
第１図は、本発明の第１実施例に係る電荷増幅素子の構
成を示す図、第２図は、第２実施例に係る接合型電荷転
送素子の出力部の構成を示す図、第３図は、第２実施例
の一部を変更した構成を示す図、第４図は、一般的な電
荷増幅回路の回路図、第５図は、電荷増幅用のｐチャネ
ル接合型FETの構成を示す図、第６図は、リセット用の
ｎチャネル接合型FETの構成を示す図、第７図は、従来
の接合型電荷転送素子の出力部の構成を示す図、第８図
は、寄生容量の発生を示す図である。 Q1……電荷増幅用ｐチャネル接合型FET（ｐ−FET）、Q2
……リセット用ｎチャネル接合型FET（ｎ−FET）、10…
…ｐ型基板、11……ｐ型アイソレーソョン領域、12……
ｎ型島領域、21……ｐ型ソース領域、22……n+型ソース
領域、31……ｐ型ドレイン領域、32……n+型ドレイン領
域、41……ｎ型ゲート領域、51……ｐ型チャネル領域、
60……n+型埋込層、61……ｎ型チャネル領域、93……配
線。
成を示す図、第２図は、第２実施例に係る接合型電荷転
送素子の出力部の構成を示す図、第３図は、第２実施例
の一部を変更した構成を示す図、第４図は、一般的な電
荷増幅回路の回路図、第５図は、電荷増幅用のｐチャネ
ル接合型FETの構成を示す図、第６図は、リセット用の
ｎチャネル接合型FETの構成を示す図、第７図は、従来
の接合型電荷転送素子の出力部の構成を示す図、第８図
は、寄生容量の発生を示す図である。 Q1……電荷増幅用ｐチャネル接合型FET（ｐ−FET）、Q2
……リセット用ｎチャネル接合型FET（ｎ−FET）、10…
…ｐ型基板、11……ｐ型アイソレーソョン領域、12……
ｎ型島領域、21……ｐ型ソース領域、22……n+型ソース
領域、31……ｐ型ドレイン領域、32……n+型ドレイン領
域、41……ｎ型ゲート領域、51……ｐ型チャネル領域、
60……n+型埋込層、61……ｎ型チャネル領域、93……配
線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/339 21/8232 27/146 29/762 29/812 7514−4Ｍ Ｈ０１Ｌ 27/06 Ｆ 7376−4Ｍ 27/14 Ａ 9056−4Ｍ 29/76 ３０１ Ｃ (56)参考文献 特開 昭62−296467（ＪＰ，Ａ) 特開 昭60−247956（ＪＰ，Ａ) 特開 昭61−267358（ＪＰ，Ａ) 特開 昭60−223161（ＪＰ，Ａ)
Claims (3)
- 【請求項１】同一基板上に形成された、入力電荷を電圧
に変換する電荷増幅用のｐチャネル接合型FETと、前記
入力電荷をリセットするリセット用のｎチャネル接合型
FETとを備える電荷増幅用半導体装置において、 前記ｐチャネル接合型FETと前記ｎチャネル接合型FET
は、前記基板の材料あるいは前記基板の材料と略同等の
導電性を有する材料からなるアイソレーソョン領域に囲
まれた同一の島領域に形成されていることを特徴とする
電荷増幅用半導体装置。 - 【請求項２】前記島領域には前記入力電荷を供給するフ
ォトダイオードがモノリシックに集積されている請求項
１記載の電荷増幅用半導体装置。 - 【請求項３】前記島領域には前記入力電荷を供給する接
合型電荷転送素子がモノリシックに集積されている請求
項１記載の電荷増幅用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000740A JPH0793411B2 (ja) | 1989-01-05 | 1989-01-05 | 電荷増幅用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP64000740A JPH0793411B2 (ja) | 1989-01-05 | 1989-01-05 | 電荷増幅用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02181438A JPH02181438A (ja) | 1990-07-16 |
| JPH0793411B2 true JPH0793411B2 (ja) | 1995-10-09 |
Family
ID=11482113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP64000740A Expired - Fee Related JPH0793411B2 (ja) | 1989-01-05 | 1989-01-05 | 電荷増幅用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793411B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202987A (ja) * | 2005-01-20 | 2006-08-03 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223161A (ja) * | 1984-04-19 | 1985-11-07 | Nec Corp | 電荷転送素子の出力回路 |
| JPS60247956A (ja) * | 1984-05-23 | 1985-12-07 | Seiko Epson Corp | 電界効果トランジスタ |
| JPH0763050B2 (ja) * | 1985-05-22 | 1995-07-05 | 株式会社日立製作所 | 半導体装置 |
| JPS62296467A (ja) * | 1986-06-17 | 1987-12-23 | Hamamatsu Photonics Kk | 固体電荷転送装置 |
-
1989
- 1989-01-05 JP JP64000740A patent/JPH0793411B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02181438A (ja) | 1990-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |