JPH0793429B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0793429B2 JPH0793429B2 JP61143636A JP14363686A JPH0793429B2 JP H0793429 B2 JPH0793429 B2 JP H0793429B2 JP 61143636 A JP61143636 A JP 61143636A JP 14363686 A JP14363686 A JP 14363686A JP H0793429 B2 JPH0793429 B2 JP H0793429B2
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- Japan
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- layer
- gate electrode
- dielectric layer
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Description
【発明の詳細な説明】 〔概要〕 この発明は、半導体装置のＴ形ゲート電極構造の製造方
法にかかり、 誘電体層のゲート電極パターンに近似する開口上に積層
構造のゲート電極層を堆積し、該誘電体層上に張り出す
Ｔ形ゲート電極を該ゲート電極層で形成し、該ゲート電
極下の該誘電体層と該誘電体層に接する該ゲート電極の
最下層とを３弗化窒素ガスを用いて除去することによ
り、 その製造工程のドライ化による改善と、ゲート長短縮に
よる特性向上とを可能とするものである。
法にかかり、 誘電体層のゲート電極パターンに近似する開口上に積層
構造のゲート電極層を堆積し、該誘電体層上に張り出す
Ｔ形ゲート電極を該ゲート電極層で形成し、該ゲート電
極下の該誘電体層と該誘電体層に接する該ゲート電極の
最下層とを３弗化窒素ガスを用いて除去することによ
り、 その製造工程のドライ化による改善と、ゲート長短縮に
よる特性向上とを可能とするものである。
本発明は半導体装置の製造方法、特に電界効果トランジ
スタ等のＴ形短ゲート長電極構造の製造方法の改善に関
する。
スタ等のＴ形短ゲート長電極構造の製造方法の改善に関
する。
電子移動度が高い砒化ガリウム（GaAs）等の化合物半導
体を用いて電界効果トランジスタの遮断周波数の向上が
実現されているが、遮断周波数がゲート長の２乗に反比
例することからゲート長を短縮し断面形状をＴ形とした
ゲート電極構造について、更に従来の限界を越える短ゲ
ート長を実現する製造方法が要望されている。
体を用いて電界効果トランジスタの遮断周波数の向上が
実現されているが、遮断周波数がゲート長の２乗に反比
例することからゲート長を短縮し断面形状をＴ形とした
ゲート電極構造について、更に従来の限界を越える短ゲ
ート長を実現する製造方法が要望されている。
GaAsを半導体材料とするショットキバリア形電界効果ト
ランジスタ（MES FET）がマイクロ波帯域等において多
数用いられているが、高電子移動度電界効果トランジス
タ（HEMT）では、空間分離ドーピングと電子の２次元状
態化により一層の高移動度を実現している。このHEMTの
従来の製造方法の工程順模式側断面図を第２図（ａ）乃
至（ｃ）に示す。
ランジスタ（MES FET）がマイクロ波帯域等において多
数用いられているが、高電子移動度電界効果トランジス
タ（HEMT）では、空間分離ドーピングと電子の２次元状
態化により一層の高移動度を実現している。このHEMTの
従来の製造方法の工程順模式側断面図を第２図（ａ）乃
至（ｃ）に示す。
第２図（ａ）参照： 半絶縁性GaAs基板21上にノンドー
プのGaAs層22、ｎ形AlGaAs層23及びｎ型GaAs層24をエピ
タキシャル成長し、ノンドープのGaAs層22のｎ型AlGaAs
電子供給層23とのヘテロ接合界面近傍に２次元電子ガス
22eが形成された半導体基体上に、厚さ例えば0.1μｍ程
度の窒化シリコン（Si3N4）層25、厚さ例えば0.3μｍ程
度の二酸化シリコン（SiO2）層26を設け、ソース及びド
レイン電極27のパターンを開口して、金ゲルマニウム／
金（AuGe/Au）等を蒸着、リフトオフする。
プのGaAs層22、ｎ形AlGaAs層23及びｎ型GaAs層24をエピ
タキシャル成長し、ノンドープのGaAs層22のｎ型AlGaAs
電子供給層23とのヘテロ接合界面近傍に２次元電子ガス
22eが形成された半導体基体上に、厚さ例えば0.1μｍ程
度の窒化シリコン（Si3N4）層25、厚さ例えば0.3μｍ程
度の二酸化シリコン（SiO2）層26を設け、ソース及びド
レイン電極27のパターンを開口して、金ゲルマニウム／
金（AuGe/Au）等を蒸着、リフトオフする。
第２図（ｂ）参照： レジスト31にゲートパターンを形
成し、まずSiO2層26をウエットエッチングしてSi3N4層2
5をドライエッチングし、必要ならば半導体基体のリセ
スエッチングを行う。
成し、まずSiO2層26をウエットエッチングしてSi3N4層2
5をドライエッチングし、必要ならば半導体基体のリセ
スエッチングを行う。
第２図（ｃ）参照： ゲート電極材料、例えばアルミニ
ウム（Al）等を蒸着し、リフトオフしてゲート電極28を
完成する。
ウム（Al）等を蒸着し、リフトオフしてゲート電極28を
完成する。
先にも述べた如く電界効果トランジスタの遮断周波数が
キャリアの移動度に比例するとともにゲート長の２乗に
反比例するために、ゲート長の短縮が大きい目標となっ
ているが、ホトリソグラフィ法によるレジストマスクは
ゲート長を１μｍ程度以下とすればそのばらつきが相対
的に甚だ大きくなる。
キャリアの移動度に比例するとともにゲート長の２乗に
反比例するために、ゲート長の短縮が大きい目標となっ
ているが、ホトリソグラフィ法によるレジストマスクは
ゲート長を１μｍ程度以下とすればそのばらつきが相対
的に甚だ大きくなる。
電子ビームリソグラフィ法によりこれより短ゲート長を
実現することが期待されるが、現状ではレジストに問題
があり、Si3N4層のドライエッチングの際にパターンが
拡大される等の理由により満足する結果が得難い。
実現することが期待されるが、現状ではレジストに問題
があり、Si3N4層のドライエッチングの際にパターンが
拡大される等の理由により満足する結果が得難い。
他方前記従来例では、Ｔ形ゲート電極28の庇状に張り出
した部分と半導体基体との間にSiO2層26及びSi3N4層25
を残しているが、この位置に誘電体があればゲート容量
が増加して高周波特性が低下するのでこれを除去する必
要がある。
した部分と半導体基体との間にSiO2層26及びSi3N4層25
を残しているが、この位置に誘電体があればゲート容量
が増加して高周波特性が低下するのでこれを除去する必
要がある。
このゲート電極28下のSiO2層26及びSi3N4層25の除去
は、例えば弗化アンモニウム、酢酸及び水の混合液等に
よる等方的なウエットエッチングで可能であり、更に前
記従来例では他の一部のプロセスでもウェットエッチン
グ法を適用しているが、ウェットエッチング法は均一
性、選択性、半導体基体面等に及ぼす損傷などについて
は優れていることが多いが、工程が複雑化するなどの不
利益を伴い易い。これに比較してドライエッチング法は
制御性、自動化、量産化の可能性等で優れており、半導
体装置の製造方法における比重が高まっている。
は、例えば弗化アンモニウム、酢酸及び水の混合液等に
よる等方的なウエットエッチングで可能であり、更に前
記従来例では他の一部のプロセスでもウェットエッチン
グ法を適用しているが、ウェットエッチング法は均一
性、選択性、半導体基体面等に及ぼす損傷などについて
は優れていることが多いが、工程が複雑化するなどの不
利益を伴い易い。これに比較してドライエッチング法は
制御性、自動化、量産化の可能性等で優れており、半導
体装置の製造方法における比重が高まっている。
本発明は上述の如き問題点があるＴ形ゲート電極周辺の
構造について、ドライエッチング法により例えば0.3μ
ｍ程度以下の短ゲート長を実現する製造方法を提供する
ことを目的とする。
構造について、ドライエッチング法により例えば0.3μ
ｍ程度以下の短ゲート長を実現する製造方法を提供する
ことを目的とする。
前記問題点は、半導体基板上に、３弗化窒素によってド
ライエッチングされる誘電体層を設け、該誘電体層にゲ
ート電極パターンに近似する開口を形成し、該開口及び
該誘電体層上に、その最下層が３弗化窒素によってドラ
イエッチングされ、且つ、第２層及びその上層がドライ
エッチングされない金属或いは金属化合物の積層構造の
ゲート電極層を堆積し、該誘電体層上に張り出して断面
がＴ字状のゲート電極を該ゲート電極層で形成し、該ゲ
ート電極下ならびにソース、ドレイン領域の該誘電体層
と該ゲート電極の最下層の該誘電体層に接する部分とを
３弗化窒素ガスを用いて除去する半導体装置の製造方法
により解決される。
ライエッチングされる誘電体層を設け、該誘電体層にゲ
ート電極パターンに近似する開口を形成し、該開口及び
該誘電体層上に、その最下層が３弗化窒素によってドラ
イエッチングされ、且つ、第２層及びその上層がドライ
エッチングされない金属或いは金属化合物の積層構造の
ゲート電極層を堆積し、該誘電体層上に張り出して断面
がＴ字状のゲート電極を該ゲート電極層で形成し、該ゲ
ート電極下ならびにソース、ドレイン領域の該誘電体層
と該ゲート電極の最下層の該誘電体層に接する部分とを
３弗化窒素ガスを用いて除去する半導体装置の製造方法
により解決される。
本発明に適用する３弗化窒素ガス（NF3）によるドライ
エッチングは、シリコン（Si）の場合とは異なり例えば
GaAs等からなる化合物半導体基体に損傷を与えず、更
に、誘電体では例えば窒化酸化シリコン（SiON）、窒化
シリコン（SiN）等はエッチングし、二酸化シリコン（S
iO2）等はエッチングせず、金属等では例えばチタン（T
i）、タングステンシリサイド（WSi）等はエッチング
し、アルミニウム（Al）、金（Au）、白金（Pt）等はエ
ッチングしないなど、誘電体材料、金属材料のエッチン
グ選択性のある組み合わせが可能である。
エッチングは、シリコン（Si）の場合とは異なり例えば
GaAs等からなる化合物半導体基体に損傷を与えず、更
に、誘電体では例えば窒化酸化シリコン（SiON）、窒化
シリコン（SiN）等はエッチングし、二酸化シリコン（S
iO2）等はエッチングせず、金属等では例えばチタン（T
i）、タングステンシリサイド（WSi）等はエッチング
し、アルミニウム（Al）、金（Au）、白金（Pt）等はエ
ッチングしないなど、誘電体材料、金属材料のエッチン
グ選択性のある組み合わせが可能である。
本発明ではこのNF3によるドライエッチングの選択性を
利用し、ゲート電極下の誘電体層及びゲート電極のこの
誘電体層に接する側面を選択的にエッチングして、従来
のドライエッチング法の如く半導体基体への損傷、エッ
チング効果の不完全などを伴うことなく、ゲート長短
縮、ゲート容量の低減による特性向上と、ドライ化によ
る生産性改善とを実現する。
利用し、ゲート電極下の誘電体層及びゲート電極のこの
誘電体層に接する側面を選択的にエッチングして、従来
のドライエッチング法の如く半導体基体への損傷、エッ
チング効果の不完全などを伴うことなく、ゲート長短
縮、ゲート容量の低減による特性向上と、ドライ化によ
る生産性改善とを実現する。
以下本発明を実施例により具体的に説明する。
第１図（ａ）乃至（ｄ）は本発明の実施例を示す工程順
模式側断面図である。
模式側断面図である。
第１図（ａ）参照： 半絶縁性GaAs基板１上にノンドー
プのGaAs層２、ｎ型AlGaAs層３及びｎ型GaAs層４を前記
従来例と同様にエピタキシャル成長し、２次元電子ガス
2eが形成された半導体基体上に、SiON層５を例えば厚さ
0.3μｍ程度にプラズマCVD法等により堆積する。
プのGaAs層２、ｎ型AlGaAs層３及びｎ型GaAs層４を前記
従来例と同様にエピタキシャル成長し、２次元電子ガス
2eが形成された半導体基体上に、SiON層５を例えば厚さ
0.3μｍ程度にプラズマCVD法等により堆積する。
このSiON層５上にレジスト11を塗布してゲートパターン
を形成し、これをマスクとしてSiON層５を例えばNF3、
或いはCHF3、CF4等によりドライエッチングし、ゲート
長方向の寸法が例えば0.5μｍの開口を形成する。
を形成し、これをマスクとしてSiON層５を例えばNF3、
或いはCHF3、CF4等によりドライエッチングし、ゲート
長方向の寸法が例えば0.5μｍの開口を形成する。
第１図（ｂ）参照： ゲート電極層として例えばTi層7a
を厚さ0.1μｍ、Pt層7bを厚さ0.1μｍ、Au層7cを厚さ0.
3μｍ程度に重畳して蒸着し、その上にゲート長方向の
寸法が例えば２μｍ程度のAuパターン7dをレジストをマ
スクとする選択的めっきにより形成して、表出するAu/P
tをArイオンミリング、Tiをドライエッチングにより除
去してゲート電極７を形成する。
を厚さ0.1μｍ、Pt層7bを厚さ0.1μｍ、Au層7cを厚さ0.
3μｍ程度に重畳して蒸着し、その上にゲート長方向の
寸法が例えば２μｍ程度のAuパターン7dをレジストをマ
スクとする選択的めっきにより形成して、表出するAu/P
tをArイオンミリング、Tiをドライエッチングにより除
去してゲート電極７を形成する。
第１図（ｃ）参照： マスク12を設け例えば室温におい
て、圧力3pa程度のNF3によるドライエッチングを行い、
ゲート電極７の庇状に張り出した部分の下からソース、
ドレイン電極形成領域までSiON層５を除去する。
て、圧力3pa程度のNF3によるドライエッチングを行い、
ゲート電極７の庇状に張り出した部分の下からソース、
ドレイン電極形成領域までSiON層５を除去する。
このドライエッチングでSiON層５に続いてゲート電極の
Ti層7aも側方からエッチングされ、ゲート長即ちその半
導体基体に接する長さが短縮されて、例えば本実施例で
はPt層7bの外側面の間隔に相当する0.3μｍのゲート長
が得られる。
Ti層7aも側方からエッチングされ、ゲート長即ちその半
導体基体に接する長さが短縮されて、例えば本実施例で
はPt層7bの外側面の間隔に相当する0.3μｍのゲート長
が得られる。
第１図（ｄ）参照： 例えばAuGe/Ni/Auを積層して蒸着
し、リフトオフしてソース、ドレイン電極８を形成す
る。なおこの際にゲート電極７上に同一材料の堆積８′
が形成される。
し、リフトオフしてソース、ドレイン電極８を形成す
る。なおこの際にゲート電極７上に同一材料の堆積８′
が形成される。
以上説明した如く本発明によれば、Ｔ形ゲート電極構造
の製造工程をドライ化して生産性が改善され、同時に0.
3μｍ程度の短ゲート長を実現して遮断周波数等の特性
向上が可能となり、半導体装置の進展に大きい効果が得
られる。
の製造工程をドライ化して生産性が改善され、同時に0.
3μｍ程度の短ゲート長を実現して遮断周波数等の特性
向上が可能となり、半導体装置の進展に大きい効果が得
られる。
第１図は本発明の実施例の工程順模式側断面図、 第２図は従来例の工程順模式側断面図である。 図において、 １は半絶縁性GaAs基板、 ２はノンドープのGaAs層、 2eは２次元電子ガス、 ３はｎ型AlGaAs層、４はｎ型GaAs層、 ５はSiON層、７はゲート電極、 7aはTi層、7bはPt層、 7cはAu層、7dはAuめっきパターン、 ８はソース、ドレイン電極を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−125176（ＪＰ，Ａ) 特開 昭61−8976（ＪＰ，Ａ) 特開 昭61−73377（ＪＰ，Ａ) 特開 昭61−5523（ＪＰ，Ａ) 特開 昭60−20516（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基体上に、３弗化窒素によってドラ
イエッチングされる誘電体層を設け、該誘電体層にゲー
ト電極パターンに近似する開口を形成し、該開口及び該
誘電体層上に、その最下層が３弗化窒素によってドライ
エッチングされ、且つ、第２層及びその上層がドライエ
ッチングされない金属或いは金属化合物の積層構造のゲ
ート電極層を堆積し、該誘電体層上に張り出して断面が
Ｔ字状のゲート電極を該ゲート電極層で形成し、該ゲー
ト電極下ならびにソース、ドレイン領域の該誘電体層と
該ゲート電極の最下層の該誘電体層に接する部分とを３
弗化窒素ガスを用いて除去することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143636A JPH0793429B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143636A JPH0793429B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63171A JPS63171A (ja) | 1988-01-05 |
| JPH0793429B2 true JPH0793429B2 (ja) | 1995-10-09 |
Family
ID=15343370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143636A Expired - Lifetime JPH0793429B2 (ja) | 1986-06-19 | 1986-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793429B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2645882B2 (ja) * | 1989-01-31 | 1997-08-25 | 日本ケーブル株式会社 | 循環式索道の個別搬器情報識別装置 |
| US5053348A (en) * | 1989-12-01 | 1991-10-01 | Hughes Aircraft Company | Fabrication of self-aligned, t-gate hemt |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020516A (ja) * | 1983-07-14 | 1985-02-01 | Tokyo Denshi Kagaku Kabushiki | 窒化シリコン膜のドライエツチング方法 |
| JPS615523A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | ドライエツチングの方法 |
| JPS618976A (ja) * | 1984-06-23 | 1986-01-16 | Mitsubishi Electric Corp | 電界効果トランジスタのゲ−ト電極形成方法 |
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
| JPS61125176A (ja) * | 1984-11-22 | 1986-06-12 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-06-19 JP JP61143636A patent/JPH0793429B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63171A (ja) | 1988-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |