JPS618976A - 電界効果トランジスタのゲ−ト電極形成方法 - Google Patents
電界効果トランジスタのゲ−ト電極形成方法Info
- Publication number
- JPS618976A JPS618976A JP59129770A JP12977084A JPS618976A JP S618976 A JPS618976 A JP S618976A JP 59129770 A JP59129770 A JP 59129770A JP 12977084 A JP12977084 A JP 12977084A JP S618976 A JPS618976 A JP S618976A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric film
- gate electrode
- forming
- film
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタのゲート電極形成方法
に係り、特にマツシュルーム形微細ゲート電極の形成方
法に関するものである。
に係り、特にマツシュルーム形微細ゲート電極の形成方
法に関するものである。
以下、ヒ化ガリウム（ＧａＡｓ ） Ｉ！、界効果トラ
ンジスタ（ＦＥＴ）を例にとって説明する。第１図Ａ、
Ｂはマツシュルーム形微細ゲート電極の従来の形成方法
の一例の主要段階における状態を示す断面図で、表面動
作層（特に図示せず）を有するＧａＡｓウェーハ（１）
上に第１のホトレジスト膜（２）を塗布形成し、写真製
版技術によってゲート電極パターンに対応する微細開孔
を形成し、その開孔内を含めて全上面にチタン・金など
からなるメッキ下地金属膜（３）を蒸着によって形成し
、続いて、ゲート電極形成領域を残して第２のホトレジ
ス）膜（４）で上面を被覆し、その後に下地金属膜（３
）を電極として電解金メッキでマツシュルーム形ゲート
電極（５）を形成する（第１図Ａ）Ｏつづいて、第１お
よび第２のホトレジスト膜（２１、（４）並びにこれら
に挾まれた部分のメッキ下地金属膜（３）を除去してマ
ツシュルーム形ゲート電極（５）を完成していた（第１
図Ｂ）。
ンジスタ（ＦＥＴ）を例にとって説明する。第１図Ａ、
Ｂはマツシュルーム形微細ゲート電極の従来の形成方法
の一例の主要段階における状態を示す断面図で、表面動
作層（特に図示せず）を有するＧａＡｓウェーハ（１）
上に第１のホトレジスト膜（２）を塗布形成し、写真製
版技術によってゲート電極パターンに対応する微細開孔
を形成し、その開孔内を含めて全上面にチタン・金など
からなるメッキ下地金属膜（３）を蒸着によって形成し
、続いて、ゲート電極形成領域を残して第２のホトレジ
ス）膜（４）で上面を被覆し、その後に下地金属膜（３
）を電極として電解金メッキでマツシュルーム形ゲート
電極（５）を形成する（第１図Ａ）Ｏつづいて、第１お
よび第２のホトレジスト膜（２１、（４）並びにこれら
に挾まれた部分のメッキ下地金属膜（３）を除去してマ
ツシュルーム形ゲート電極（５）を完成していた（第１
図Ｂ）。
このようにして得られるマツシュルーム形ゲート電極（
５）はその断面積が通常のゲート電極の場合に比して飛
躍的に大きくなるので、ゲート金属による抵抗Ｒｇを低
減することが可能となシ、素子の高周波性能を向上させ
ることができる０ところが、このようにマツシュルーム
形ゲート電極は電解金メッキによって形成されるので、
上記従来の方法では、その電解金メッキ層成長−に横方
向に大きな応力が作用し、第１のホトレジストの所望の
サブミクロン長に押えることが困難となるという欠点が
あった０ 「 また、パターンの横方内拡がりを防止するために１第１
のホトレジスト膜（２）の代りに、窒化シリコン（８１
３Ｎ４）膜または酸化シリコン（Ｓ１０□）膜のよ−う
な誘電体膜を用いることもできるが、この場合はゲート
電極パターンの開孔を形成する際のドライエツチングに
おけるサイドエツチング効果によってホトレジストを用
いる場合のようには０．５μｍ以下の微細加工が困難で
ある０ 〔発明の概要〕 この発明は以上のような点に鑑みてなされたもので、上
述の誘電体膜を用い、これに開孔を形成した後に、その
開孔の内側壁に他の誘電体からなるサイドウオールを被
着させることによってサブミクロンの孔を得て、この内
側へ電解金メッキで電極を成長させるので、実効ゲート
長が０．５μｍ以下のマツシュルーム形ゲート電極の形
゛成方法を提供するものである。
５）はその断面積が通常のゲート電極の場合に比して飛
躍的に大きくなるので、ゲート金属による抵抗Ｒｇを低
減することが可能となシ、素子の高周波性能を向上させ
ることができる０ところが、このようにマツシュルーム
形ゲート電極は電解金メッキによって形成されるので、
上記従来の方法では、その電解金メッキ層成長−に横方
向に大きな応力が作用し、第１のホトレジストの所望の
サブミクロン長に押えることが困難となるという欠点が
あった０ 「 また、パターンの横方内拡がりを防止するために１第１
のホトレジスト膜（２）の代りに、窒化シリコン（８１
３Ｎ４）膜または酸化シリコン（Ｓ１０□）膜のよ−う
な誘電体膜を用いることもできるが、この場合はゲート
電極パターンの開孔を形成する際のドライエツチングに
おけるサイドエツチング効果によってホトレジストを用
いる場合のようには０．５μｍ以下の微細加工が困難で
ある０ 〔発明の概要〕 この発明は以上のような点に鑑みてなされたもので、上
述の誘電体膜を用い、これに開孔を形成した後に、その
開孔の内側壁に他の誘電体からなるサイドウオールを被
着させることによってサブミクロンの孔を得て、この内
側へ電解金メッキで電極を成長させるので、実効ゲート
長が０．５μｍ以下のマツシュルーム形ゲート電極の形
゛成方法を提供するものである。
第２図Ａ−Ｄはこの発明の一実施例の主要段階における
状態を示す断面図で、表面部に動作層を有するＧａＡｓ
ウェー−（１）上を第１の誘電体膜（６）で被 □“
１覆し、写真製版技術によってゲート電極形成部位に開
孔（７）をドライエツチングで形成し、続いて、開孔（
７）の内面を含めて全上面に第２の誘電体膜（８）を被
着させる（第２図Ａ）０次に１第２の誘電体膜（８）に
リアクチ仁かイオン・エツチング法によるエツチングを
施して、上記開孔（７）の側壁部に第２の誘電体からな
るサイドウオール（８ａ）を残す（第２図Ｂ）ｏ以下は
従来と同様に、サイドウオール（８ａ）の内面、その底
面に露出する（）ａＡｓウェーハ（１）の上面および第
１の誘電体膜（６）の上面にわたってチタン・金などか
らなるメッキ下地金属膜（３）を蒸着形成し、つづいて
、ゲート電極形成領域を残してホトレジスト膜（４）
”’ｑ上面を被覆し、その後に、下地金属膜（３）を電
極として電解金メッキを施してマツシュルーム形ゲート
電極（５）を形成する（第２図Ｃ）。つづいて、第１の
誘電体膜（６）、サイドウオール部（８ａ）、ホトレジ
２）膜（４）およびその下の部分のメッキ下地金属膜（
３）を除去して、マツシュルーム形ゲート電極（５）は
完成する（第２図Ｄ）。
状態を示す断面図で、表面部に動作層を有するＧａＡｓ
ウェー−（１）上を第１の誘電体膜（６）で被 □“
１覆し、写真製版技術によってゲート電極形成部位に開
孔（７）をドライエツチングで形成し、続いて、開孔（
７）の内面を含めて全上面に第２の誘電体膜（８）を被
着させる（第２図Ａ）０次に１第２の誘電体膜（８）に
リアクチ仁かイオン・エツチング法によるエツチングを
施して、上記開孔（７）の側壁部に第２の誘電体からな
るサイドウオール（８ａ）を残す（第２図Ｂ）ｏ以下は
従来と同様に、サイドウオール（８ａ）の内面、その底
面に露出する（）ａＡｓウェーハ（１）の上面および第
１の誘電体膜（６）の上面にわたってチタン・金などか
らなるメッキ下地金属膜（３）を蒸着形成し、つづいて
、ゲート電極形成領域を残してホトレジスト膜（４）
”’ｑ上面を被覆し、その後に、下地金属膜（３）を電
極として電解金メッキを施してマツシュルーム形ゲート
電極（５）を形成する（第２図Ｃ）。つづいて、第１の
誘電体膜（６）、サイドウオール部（８ａ）、ホトレジ
２）膜（４）およびその下の部分のメッキ下地金属膜（
３）を除去して、マツシュルーム形ゲート電極（５）は
完成する（第２図Ｄ）。
この実施例において、第２、の誘電体膜（８）の成膜お
よび加工をすべてドライ工程で処理できるので、その厚
さとドライエツチング条件を微細にコントロールするこ
とによって、サイドウオール（８ａ）の厚さも再現性よ
く制御することができ、その結果第２図りに示す実効ゲ
ート長１ｇｌを所望の０．５μｍ以下のザブεクロンゲ
ート長に設定することが可能となり、しかも、マツシュ
ルーム形形状をしているので、サブミクロン化によるゲ
ート抵抗Ｒｇの増大をきたすこともない。
よび加工をすべてドライ工程で処理できるので、その厚
さとドライエツチング条件を微細にコントロールするこ
とによって、サイドウオール（８ａ）の厚さも再現性よ
く制御することができ、その結果第２図りに示す実効ゲ
ート長１ｇｌを所望の０．５μｍ以下のザブεクロンゲ
ート長に設定することが可能となり、しかも、マツシュ
ルーム形形状をしているので、サブミクロン化によるゲ
ート抵抗Ｒｇの増大をきたすこともない。
〔発明の効果〕−゛
以上説明したように、との発明では第１の誘電体膜のゲ
ート電極形成部位に開孔を形成し、その開孔の内側壁に
第２の誘電体からなるサイドウオールを選択的に被着さ
せ、−その内側へ電解金メッキでゲート金属層を成長さ
せるので、実効ゲート長が０．５μｍ以下のマツシュル
ーム形ゲート電極を再現性よく得ることができる。
ート電極形成部位に開孔を形成し、その開孔の内側壁に
第２の誘電体からなるサイドウオールを選択的に被着さ
せ、−その内側へ電解金メッキでゲート金属層を成長さ
せるので、実効ゲート長が０．５μｍ以下のマツシュル
ーム形ゲート電極を再現性よく得ることができる。
第１図Ａ、Ｂはマツ“シュルーム形ゲート電極の□従来
の形成方法の一例の主要段階における状態を示す断面図
、第２図Ａ−Ｄはこの発明の一実施例の主要段階におけ
る状態を示す断面図である。 図において、（１）は半導体（ＧａＡｓ ）ウェーハ、
（３）はメ２ツキ下地金属膜、（５）はマツシュルーム
形ゲート電極、（６）は第１の誘電体膜、（７）は開孔
、（８）は第２の誘電体膜、（８，ａ）はサイドウオー
ルである。 なお、図中同一符号は同一または和尚部分を示す０
の形成方法の一例の主要段階における状態を示す断面図
、第２図Ａ−Ｄはこの発明の一実施例の主要段階におけ
る状態を示す断面図である。 図において、（１）は半導体（ＧａＡｓ ）ウェーハ、
（３）はメ２ツキ下地金属膜、（５）はマツシュルーム
形ゲート電極、（６）は第１の誘電体膜、（７）は開孔
、（８）は第２の誘電体膜、（８，ａ）はサイドウオー
ルである。 なお、図中同一符号は同一または和尚部分を示す０
Claims (3)
- （１）表面部に動作層を有する半導体ウェーハ上に第１
の誘電体膜を形成する工程、この第１の誘電体膜のゲー
ト電極形成部位に開孔を形成する工程、この開孔内を含
めて上記第１の誘電体膜上に第２の誘電体膜を形成した
後にこの第２の誘電体膜に上方から異方性ドライエッチ
ングを施して上記開孔の内側壁にのみ上記第２の誘電体
からなるサイドウォールを残す工程、及びこのサイドウ
ォールによつて狭められた上記開孔内に電解金メッキに
よつて金を堆積させマツシユルーム形ゲート電極を形成
する工程を備えた電界効果トランジスタのゲート電極形
成方法。 - （２）第１および第２の誘電体に窒化シリコンを用いる
ことを特徴とする特許請求の範囲第１項記載の電界効果
トランジスタのゲート電極形成方法。 - （３）第１および第２の誘電体に酸化シリコンを用いる
ことを特徴とする特許請求の範囲第１項記載の電界効果
トランジスタのゲート電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129770A JPS618976A (ja) | 1984-06-23 | 1984-06-23 | 電界効果トランジスタのゲ−ト電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129770A JPS618976A (ja) | 1984-06-23 | 1984-06-23 | 電界効果トランジスタのゲ−ト電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618976A true JPS618976A (ja) | 1986-01-16 |
Family
ID=15017776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129770A Pending JPS618976A (ja) | 1984-06-23 | 1984-06-23 | 電界効果トランジスタのゲ−ト電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618976A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07183312A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 電界効果型トランジスタのゲート電極形成方法 |
| KR100429515B1 (ko) * | 2001-12-27 | 2004-05-03 | 삼성전자주식회사 | 버섯형상의 도금층을 구비한 광통신 소자 제작 방법 |
| JP2008053053A (ja) * | 2006-08-24 | 2008-03-06 | Yokogawa Electric Corp | 誤挿入防止構造 |
| JP2010535415A (ja) * | 2007-07-31 | 2010-11-18 | リニューアブル・エナジー・コーポレーション・エーエスエー | 太陽電池の裏面上にコンタクトを設ける方法、及び該方法によって設けられた接点を有する太陽電池 |
-
1984
- 1984-06-23 JP JP59129770A patent/JPS618976A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63171A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07183312A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 電界効果型トランジスタのゲート電極形成方法 |
| KR100429515B1 (ko) * | 2001-12-27 | 2004-05-03 | 삼성전자주식회사 | 버섯형상의 도금층을 구비한 광통신 소자 제작 방법 |
| JP2008053053A (ja) * | 2006-08-24 | 2008-03-06 | Yokogawa Electric Corp | 誤挿入防止構造 |
| JP2010535415A (ja) * | 2007-07-31 | 2010-11-18 | リニューアブル・エナジー・コーポレーション・エーエスエー | 太陽電池の裏面上にコンタクトを設ける方法、及び該方法によって設けられた接点を有する太陽電池 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4651179A (en) | Low resistance gallium arsenide field effect transistor | |
| US5105242A (en) | Field effect transistor having schottky contact and a high frequency characteristic | |
| JPH0282629A (ja) | 多層レジストを利用した自己整合型砒化ガリウム（ＧａＡｓ）電界効果トランジスタの製造方法 | |
| US5322806A (en) | Method of producing a semiconductor device using electron cyclotron resonance plasma CVD and substrate biasing | |
| JPS618976A (ja) | 電界効果トランジスタのゲ−ト電極形成方法 | |
| JP2870579B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2643812B2 (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| CN113314416A (zh) | 一种GaN-HEMT器件上倾角结构的制备方法 | |
| JPS59184572A (ja) | 半導体装置の製造方法 | |
| JP2630304B2 (ja) | 電界効果型トランジスタのゲート電極形成方法 | |
| JPH0240924A (ja) | 半導体装置の製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JPS6390171A (ja) | 電界効果トランジスタの製造方法 | |
| JPH03102865A (ja) | マイクロ波集積回路 | |
| JP3024232B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS6297333A (ja) | 半導体装置のパタ−ン形成方法 | |
| JPH03203246A (ja) | 半導体装置の製造方法 | |
| JPH07201774A (ja) | 半導体装置の製造方法 | |
| JPS6258154B2 (ja) | ||
| JPS6323366A (ja) | 電界効果トランジスタの製造方法 | |
| JPS61222265A (ja) | 半導体装置の製造方法 | |
| JPS61280673A (ja) | 化合物半導体装置の製造方法 | |
| JPS616870A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6381864A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01145870A (ja) | 半導体装置の製造方法 |